2018-9-5第3章CMOS集成电路的物理结构1§3.1 集成电路工艺层硅集成电路（IC）分层的一个主要特点：形成图形的导体层在绝缘体的上面。

叠放过程完成后的各层情形2018-9-5第3章CMOS集成电路的物理结构3§3.1 集成电路工艺层加上另一层绝缘层和第二层金属层侧视图显示叠放顺序绝缘层将两金属层分隔开，所以它们在电气上不同每层的图形由顶视图表示2018-9-5第3章CMOS 集成电路的物理结构5互连线的电阻和电容1 互连线电阻w l R R S line ×=R S ：薄层电阻，方块电阻tR S σ1=§3.1 集成电路工艺层互连线电阻计算R line =R S ×n(n =l / w 方块数)2018-9-5第3章CMOS 集成电路的物理结构72 互连线电容设满足平行板电容条件oxox line T wlC ε=F/cm)SiO 2介电常数，单位：：绝缘层（ox ε§3.1 集成电路工艺层互连线上的寄生电阻和寄生电容，引起时间延迟时间常数：line line C R =τ互连线电阻和电容¾互连线电阻和电容使传播延时增加，相应于性能的下降¾互连线电阻会消耗功率¾互连线电容会引起额外的噪声，影响电路的可靠性2018-9-5第3章CMOS集成电路的物理结构9§3.1 集成电路工艺层Intel 0.18µm 工艺互连线NMOS电路符号与相应的工艺层NMOS的简化工作图栅信号G决定了在漏区与源区之间是否存在导电区2018-9-5第3章CMOS集成电路的物理结构11§3.2 MOSFET形成MOSFET的各工艺层MOSFET的宽长比定义为（W／L），它是VLSI设计者考虑的最重要参数!MOSFET侧视图与顶视图2018-9-5第3章CMOS集成电路的物理结构13§3.2 MOSFET§3.2.1 硅的导电性半导体：导电能力介于导体和绝缘体之间的物质。

本征半导体：完全纯净的、具有晶体结构的半导体。

半导体的特点：•当受外界热和光的作用时，它的导电能力明显变化。

•往纯净的半导体中掺入某些杂质，会使它的导电能力明显改变。

半导体器件中用的最多的半导体是硅。

2018-9-5第3章CMOS 集成电路的物理结构15•Si ：IV 族元素•Si 原子密度：•本征载流子密度（室温：300K ）：322cm/105×=Si N 310cm /1045.1×=i n 注意：(1) 本征半导体中载流子数目极少, 其导电性能很差；(2) 温度愈高，载流子的数目愈多,半导体的导电性能也就愈好。

所以，温度对半导体器件性能影响很大。

掺杂：增加载流子，提高导电性，形成n 型和p 型半导体•掺入磷P 、砷As V 族元素杂质，增加电子浓度，形成n 型材料；•提供自由电子的杂质原子称为施主掺杂剂；•掺杂浓度•n 型材料中，每个施主提供一个自由电子；电子为多子，浓度为n n ；空穴为少子，浓度为p n•有（）32cm /di n N n p ≈310cm /1045.1×=i n 31916cm /10~10=d N d n N n ≈§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构17•掺入硼B III 族元素，增加空穴，形成p 型材料；•提供空穴的杂质原子称为受主掺杂剂；•掺杂浓度•p 型材料中，每个受主提供一个空穴，空穴为多子，浓度为p p ；电子为少子，浓度为n p•并有31914cm/1010→=a N 32/cm N n n ai p ≈ap N p ≈电导率σ•载流子密度为n 和p 的半导体区域电导率：•式中：和为电子和空穴迁移率，•常温下本征硅：•本征硅电导率•本征硅电阻率•N 型材料：•P 型材料：)(p n q p n μμσ+=n μp μs)/(V cm 13602⋅=n μs)/(V cm 4802⋅=p μs)/(V cm 2⋅)cm /(1027.46⋅Ω×≈−σcm 1034.2/15⋅Ω×≈=σρnq n μσ≈pq p μσ≈§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构19315cm 10−-351a p cm 10=≈N p 3551210a 2p cm 101.210)1045.1(−×≈×=≈N n n i s)/(V cm 450,s)/(V cm 135022⋅≈⋅≈p n μμ-11519pcm)(072.010450106.1⋅Ω=×××=≈−p q p μσ)cm (9.13072.011⋅Ω===σρ例3.2：一个硼掺杂密度为的p 型硅掺杂样品，其多子电荷载体为空穴，密度为则少子载体的电子密度为已知该样品的迁移率为其电导率为电阻率为迁移率与掺杂浓度的关系αμμμμ⎟⎟⎠⎞⎜⎜⎝⎛+−+=ref N N 1121()()91.0,cm /103.1,s V /cm 1380,s V /cm 923172221=×=⋅=⋅=αμμref N ()()76.0,cm /103.6,s V /495cm ,s V /cm 7.473162221=×=⋅=⋅=αμμref N 室温下：电子空穴结论：迁移率随掺杂浓度增加而降低！§3.2 MOSFET2018-9-5第3章CMOS 集成电路的物理结构21•CMOS 工艺，掺杂区同时存在施主和受主，其极性由占优势的类型决定。

•N 型区：N d >N a ,载流子密度：多子少子•P 型区：N a >N d载流子密度：多子少子ad n N N n −≈32cm /ad i n N N n p −≈da p N N p −≈32cm /da i p N N n n −≈全补偿：N d =N a ，此时由于掺杂的数量非零，它的迁移率将小于本征值。

§3.2 MOSFETPN 结PN 结的特点：单向导电性2018-9-5第3章CMOS 集成电路的物理结构23§3.2.2 NMOS 和PMOS§3.2 MOSFET§3.2.3 MOSFET 中的电流oxox ox t C /ε=单位面积栅氧电容（单位F/cm 2）WL C A C C ox G ox G ==栅电容：n 沟道MOSFET 中的栅电容2018-9-5第3章CMOS 集成电路的物理结构25cm 1050A 508−°×==ox t 278140F/cm 1091.6105010854.89.39.3−−−×=×××===ox ox oxox t t C εε2944G cm 104cm 104.0cm 101−−−×=×××=A fF 76.2F 1076.21041091.61597=×=×××==−−−G ox G A C C 例3.3,考虑一个栅氧化层，厚度为其每单位面积的栅氧电容为假定栅面积为栅电容为§3.2 MOSFETNMOS 中的电流DSn Tn GSn ox n Dn V V V LW C I )(−≈μ定义器件互导L W k LW C n ox n n '==μβ)(1/Tn GSn n Dn DSn n V V I V R −==β单位：A/V 2沟道电阻：定义工艺互导ox n n C k μ='单位：A/V 2⎟⎠⎞⎜⎝⎛=W L R R n c n ,)(1,Tn GSn ox n n c V V C R −=μNMOS 沟道的方块电阻2018-9-5第3章CMOS 集成电路的物理结构27PMOS 中的电流SDp Tp SGp oxp Dp V V V LW C I |)|(−≈μ定义器件互导L W k LW C p ox p p '==μβ|)|(1/Tp SGp p Dp SDp p V V I V R −==β单位：A/V 2沟道电阻：定义工艺互导ox p p C k μ='单位：A/V 2§3.2 MOSFET§3.2.4 栅电容的驱动t V t Q t i d d C d d )(==Ri P R 2=•由于器件和互连线的物理特性引起的开关延迟；•电路中每次开关都需要能量转移，将消耗功率。

工艺层：具有不同电特性的区域。

n阱工艺•p衬底•n阱•n+（nFET漏/源）•p+（pFET漏/源）•栅氧化层•栅（多晶硅）2018-9-5第3章CMOS集成电路的物理结构29§3.3 CMOS工艺层金属互连层¾金属层之间以及金属层与晶体管之间用绝缘层实现电绝缘¾相邻导电层之间的电接触要求在它们之间的氧化层上形成接触孔和通孔互连线的版图例子•M2与M1连接需要一个通孔•M1与栅连接需要一个栅接触孔•M1与D／S连接需要有源区接触2018-9-5第3章CMOS集成电路的物理结构31§3.4 FET阵列设计1 串联FET版图设计器件可以共用图形区域，以节省版图面积或降低复杂性2018-9-5第3章CMOS 集成电路的物理结构332 并联FET 版图设计统一的版图可以使硅表面上有较高的集成度互相分开的晶体管通常比共享源／漏区的晶体管占用更多的面积§3.4 FET 阵列设计§3.4.1 基本门设计非门NOT （反相器INV ）版图•V DD 和GND 用金属层布线•n+和p+区用同样的填充图案表示，不同的是pFET 嵌在n 阱内•金属和n+/p+区处于不同的结构层，从金属层至n+/p+区需有接触孔非门NOT（反相器INV）另一种方案的版图2018-9-5第3章CMOS集成电路的物理结构35§3.4 FET阵列设计两个独立的反相器（共享电源和地）物理设计的目标之一是使整个芯片的面积最小缓冲器BUF：电信号的整形、提高驱动能力金属可以跨越多晶栅而不会在电气上连接2018-9-5第3章CMOS集成电路的物理结构37§3.4 FET阵列设计带有驱动器的传输门版图NAND22018-9-5第3章CMOS集成电路的物理结构39§3.4 FET阵列设计NOR2NAND2和NOR2的版图比较2018-9-5第3章CMOS集成电路的物理结构41§3.4 FET阵列设计NOR3和NAND32018-9-5第3章CMOS 集成电路的物理结构43§3.4.2 复合逻辑门bca f +=例：§3.4 FET 阵列设计)(c b a g +⋅=2018-9-5第3章CMOS 集成电路的物理结构45wz y x F ⋅+⋅=例：§3.4 FET 阵列设计§3.4.3 一般性讨论逻辑门版图的一般几何图布置规则的图形和阵列可以得到最高的密度！棍棒图（版图简单画法）各工艺层常用的颜色z多晶硅（栅极）：红色z掺杂n+/p+（有源区）：绿色z n阱：黄色z金属1：蓝色z金属2：灰色z触点：黑色的叉号（×）2018-9-5第3章CMOS集成电路的物理结构47§3.4 FET阵列设计设计棍棒图的规则z红色和绿色交叉产生一个晶体管z黄色边框内的晶体管为PMOS管，不在黄色框内为NMOS管z红色可以越过蓝色或灰色z蓝色可以越过红色、绿色或灰色z灰色可以越过红色、绿色或蓝色z蓝色与绿色连接必须通过晶体管的接触孔z蓝色与灰色连接必须通过通孔z蓝色与红色连接必须通过多晶接触孔例：2018-9-5第3章CMOS集成电路的物理结构49§3.4 FET阵列设计紧凑版图的实现方法图论中FET的表示法紧凑版图的实现方法1 构造欧拉图晶体管网络的欧拉图是一个用边代表晶体管、用节点代表网络节点的图。