ENTITY dff1 IS
PORT(clk: INSTD_LOGIC;- -端口类型为 STD_LOGIC
d: INSTD_LOGIC;
q: OUTSTD_LOGIC);
END dff1;
ARCHITECTURE a OF dff1 IS
SIGNAL q1 : STD_LOGIC;
BEGIN
PROCESS(clk)
6.项目时序仿真：
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真。
7.引脚指定：
指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计的D触发器与目标芯片(EPM7128SLC84-SS;- -进程结束
4.设计过程：
（1）输入设计项目并将其设为当前项目；
（2）在文本编辑窗中设计输入8-3编码器的VHDL代码：
旁批栏：
LIBRARY IEEE; - -打开IEEE库
USE IEEE.STD_LOGIC_1164.ALL;--IEEE中的STD_LOGIC_1164
BEGIN
IFclk'eventandclk='1' THEN
- -时钟上升沿检测
q1<=d;
END IF;
q<=q1;
END PROCESS;
END a;
5.项目编译：
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
Qn+1= D
2.基本D触发器端口：
数据输入端：D；
时钟输入端：CLK；
输出端：Q。
3.VHDL基本知识讲解
进程的应用
PROCESS(clk)- -进程语句,clk为敏感信号
BEGIN
IFclk'eventandclk=1' THEN
- -时钟上升沿检测
(顺序语句)； - -描述实体功能的顺序语句
END IF;
重庆科创职业学院授课方案（教案）
课名：教 师：
班级:编写时间：
课题：
基本D触发器的设计
授课时数
2
教学目的及要求：
1.掌握用VHDL设计实现D触发器
2.熟练掌握用VHDL描述时钟脉冲的方法
教学重点：D触发器的设计过程
教学难点：D触发器的不同描述方法
教学步骤及内容 ：
一.复习旧课
二.新课
1.D触发器是时序电路中最简单和最具有代表性的元件，它也是现代数字系统中最基本的时序元件和底层元件。其特征方程为
Max+PlusII-progeammer-JTAG-Multi-DeviceJTAG chain setup-Select Programming file–找到.pof文件-add-OK
9.实验箱上现象的分析描述与验证。
旁批栏：
三.小结
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：