2017年数字IC类笔试面试试题威盛logic design engineer考题1。

一个二路选择器，构成一个4路选择器，满足真值表要求、2。

已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。

一段英文对信号波形的描述，理解后画出波形，并采用verilog 实现。

4。

169.6875转化成2进制和16进制5。

阐述中断的概念，有多少种中断，为什么要有中断，举例6。

这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。

不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos2input AND gate andexplain which input has faster response for output rising edge.(less del aytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with6transistors,point o utwhich nodes can store data and which node is word line control?(威盛笔试circuit design)（转）VIA数字IC笔试试题1。

解释setup和hold time violation，画图说明，并说明解决办法。

2。

说说静态、动态时序模拟的优缺点。

3。

用一种编程语言写n!的算法。

4。

画出CMOS的图，画出tow-to-one mux gate。

5。

说出你的最大弱点及改进方法。

6。

说出你的理想。

说出你想达到的目标。

考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。

1.画一个CMOS的二输入与非门2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。

4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗凭印象，各位大牛补充1.please give a block diagram of Costas PLL loop and give your ideas on howto implement it purely in DSP software,assuming that PLL's input is digi tized IF signal,which factors determine PLL order?And describe PLL fe atures with different loop orders3.please explain how spread spectrum c ommunication scheme can restrain narrow-band and wide-band interfer nce respectively.4.On account a large frenquency offset between carrier and radio signal, give your ideas on how to acquire timing and carrier synchronization in spread spectrum demodulation.5.please write basic equations of adaptives LMS(least-mean-square)algo rithe.and describe how to estimate the gradient vector.8.An analog IF signal center4.309Mhz,after a bandpass filter,it is sampleat5.714Mhz then where can we find it in nomalized frequency band?(with formuls)1。

一个二路选择器，构成一个4路选择器，满足真值表要求2。

已知A,B,C三个信号的波形，构造一个逻辑结构，使得从A B可以得到C，并且说明如何避免毛刺3。

一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。

4。

169.6875转化成2进制和16进制5。

阐述中断的概念，有多少种中断，为什么要有中断，举例6。

这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（miles per gallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序（转）1、炬力集成笔试题，其中AMBA总线会考到。

AHB比较复杂，笔试的时候考的APB总线。

1。

一个四级的Mux,其中第二级信号为关键信号,如何改善timing 2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器5.给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素同时给出表达式6。

c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) 7cache的主要部分什么的8Asic的design flow....一个38译码器设计一个FIFO，给出I/O信号，大小是4000Byte，数据8bit，难点在Read Enabel(Output)问你在logic design领域遇到什么难题，如何解决？1.一个verilog的描述，要求你使用管子实现，并计算时序2.写一个memory的仿真模型3.给一个类似y(n)=a*y(n-1)+b*x(n)等等好多项的一个表达式，系统函数，画结构图4.一个卖报纸的fsm,关键之关键你要知道nickel和dime杀意思，载了5.gray码计数器地门实现6.画一个ff7.给一个时序电路加约束，满足setup,hold等要求，注意是两个时钟8.接上面，结果后方真约束不满足，如何改？9.3-8译码器地门实现10.一个计数器的verilog实现，有点小要求11.请写出你logic design中遇到的问题12.请写出logic analyzer的5个特点13.写好像是示波器的5个特征，那个单词不太认识14.一个mos电路的小信号模型15.计算一些mos电路的等效输出电阻，3个16.设计一个fifo17.写一下处理器的主要构成，及其作用补充：Q值转换是说有两个浮点数2.7xx,-15.xxx转换成定点数16位,第一个转成q=8,第二个转成q=9q代表定点数的小数位数还有就是一个定点数q=11,另一个q=8,问乘积的q。

还给了一组关于x(n)输入，y(n)输出的方程,求系统传递函数,应该是ARMA过程吧，然后问是fir还是iir。

___________________________________________________________ _________________5、描述你对集成电路设计流程的认识。

(一般来说asic和fpga/cpld 没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。

而asic是通过掩膜的高的，它是不可被修改的。

至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。

我是做路由器asic设计的可能你上网用的网卡还有路由器就是我们公司的，呵呵，流程基本如此！)（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。

通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。

1.设计输入。

在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。

自90年代初，Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。

2.前仿真（功能仿真）。

设计的电路必须在布局布线前验证电路功能是否有效。

（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。

3.设计编译。

设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。

4.优化。

对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。

5.布局布线。

在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如Maxplus2）自动一次完成。

6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。

（ASCI设计中，这一步骤称为第二次Sign—off）。

7.生产。

布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产)（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。

ic卡的设计的流程分为:逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。