行地址 RAS 有效 写允许 WE 有效(高) 列地址 CAS 有效 数据 DOUT 有效
பைடு நூலகம்写时序
行地址 RAS 有效 写允许 WE 有效(低) 数据 Din 有效 列地址 CAS 有效
6.2.3 PC机内存
DRAM FPM DRAM EDO DRAM SDRAM DDR DDR2 DRDRAM DDR3 DDR4
（4） 2KB
CS
1
线选法
A3
字线
地
0
A2
址 译
码
A1
器
A0
15
读 / 写选通
… …
…
0,0
…
0,7
16×8矩阵
15,0
…
15,7
0
…
7
读/写控制电路
D
…D
0
7
位线
重合法
A4 A3 A
2
A
1
A0
X X0 地 址 译 码 器
X 31
0,0 31,0
…
0,31
32×32 矩阵
…
31,31
Y 0 Y 地址译码器
A0～A12
8KB （1）
8KB （2）
8KB （8）
CS
CS
CS
A13～A15
Y0 Y1
3-8
译码器 Y7
图6-10 全译码法结构图
6.4.2.2部分译码法
部分译码法是将高位地址线中的一部分（而不是 全部）进行译码，产生片选信号。
A0～A12
A15 （不参加译码）
8KB （1）
CS
8KB （2）
c位
b位
缓存块号 块内地址
C块
B个字
6.5.2 地址映像方式
1．全相联映像方式 从主存中将信息调入Cache通常是以“页”为单位进行
的。 2．直接映像方式 直接映像方式与全相联映像方式相比，地址变换机构
存储的信息量大大减少。 3．组相联映像方式 组相联映像方式是全相联映像方式与直接映像方式的
列排列组成二维存储矩阵 DRAM芯片集成度高，存储容量大，因而要求地址线引
脚数量多
（2）DRAM的刷新 刷新，就是不断地每隔一定时间（一般每隔2ms）对
DRAM的所有单元进行读出，经读出放大器放大后再重 新写入原电路中，以维持电容上的电荷，进而使所存 信息保持不变
6.2.2 动态RAM
读时序
画出EPROM与CPU的连接框图。
符号
名称
功能说明
A0～A10 D0～D7
地址线 数据线
接相应地址总线，用来实现对某存储单元 寻址
接数据总线，用于工作时数据读出
CE （ PD/PGM ）片选（功率下降/编程） 线
输入允许线
工作时作为片选信号，编程写入时接编程 脉冲
控制数据读出
VCC
电源线
＋5V
VPP
3~10倍
约105倍
1~16字
1KB~16KB
对系统和应用程序员
仅对应用程序员
等待主存
任务切换
码
WE
CS
…
读写电路 I/O1 读写电路 I/O2 读写电路 I/O3 读写电路 I/O4
6.2.2 动态RAM
行选择线X
T1
C
读出再生 放大器
列选择线Y T2
数据I/O线 图6-6 单管动态RAM基本存储电路
6.2.2 动态RAM
（1）DRAM芯片的结构特点 DRAM与SRAM一样，都是由许多基本存储元电路按行、
CS
8KB （3）
CS
A14
2-4
Y0 Y1
译码器 A13
Y2
Y3
图6-11 部分译码法结构
8KB （4）
CS
6.4.2.3 线选法
线选法是指高位地址线不经过译码，直接作为存储芯片的 片选信号。
A0～A10
（1） 2KB
（2） 2KB
（3） 2KB
CS
CS
CS
1 A11
1
1
A12
A13
A14
图6-12 线选法结构图
1K×4 位
Intel 2114 RAM 矩阵 (64 × 64)
A8
0
A7 行
A6 地 A5 址 1
A4 译
A3 码 63
…
…
第一组
0 … 15
第二组
16 … 31
…
…
0
15 16 31
…
…
第三组
32 … 47
32 47
…
…
第四组
48 … 63
48 63
…
A9 列 0 A2 地 A1 址 15 A0 译
（b）FAMOS场效应管结构
6.3.2 电可擦除可编程E2PROM
特点：用电可擦除，擦除，改写的时间比较长，写入次数有限制
引脚
信号
CE
工作方式
读出
0
维持
1
写入
0
字节擦除
OE WE R / CE
数据线功能
0
1
高阻
×
×
高阻
1
0
低
字节写入前自动擦除
输出 高阻 输入
6.3.3 快速擦写存储器
快速擦写存储器也称闪速存储器（闪存） 1．闪存的特点 （1）按区块（Sector）或页面（Page）组织 （2）可进行快速页面写入 （3）内部编程控制逻辑 （4）在线系统编程能力 （5）软件和硬件保护能力 2．闪存的应用 目前闪存主要用来构成存储卡，以代替软磁盘
折衷方案。
6.5.3 替换算法
1. 先进先出算法FIFO（First In First Out） 优点：容易实现，系统开销大 缺点：不一定合理
2. 近期最少使用算法LRU（Least Recently Used） 优点：正确反映了程序的局部性 缺点：算法复杂
6.5.4 cache的读/写过程
读操作
存储器
4N的课堂
6.1.1 半导体存储器的分类
1，按制造工艺 双极型，MOS型 2，按存取方式
RAM
半导体存储器
ROM
静态 RAM（触发器） 动态 RAM（电容）
MROM（掩模型） PROM EPROM EEPROM
计算机中的存储器分类
RAM
静态 RAM（触发器） 动态 RAM（电容）
主存储器
（3）
OECE
Vcc+5V
GND
CPU与存储器的连接
1，地址分配 2，数据线连接 3，控制线连接
习题
用2864A（8K x 8位）EEPROM芯片为某8位微处理器设 计一个16KB的ROM存储器。已知该微处理器地址线为 A0～A15，数据线为D0～D7
画出EPROM与CPU的连接框图。
它是建立在“主存－外存”这一物理层次结构基础之 上，由辅助硬件及操作系统存储管理软件组成的一种 存储体系
cache与虚拟存储器的主要区别
存储系统 要达到的目标
实现方法 两级存储器速度比
页（块）大小 透明性
不命中时处理方式
cache
虚拟存储器
提高（主存）速度
扩大（主存）容量
全部硬件
软件为主，硬件为辅
6.2.1 静态RAM
位线A ´ T5
´ ~ A
T1
T4
A
行地址选择
位线A
T6
T7
列地址选择 写放
T8
写放
写选择
DIN
读放
DOUT
读选择
6.2.1.3典型 SRAM 芯片 Intel 2114
WE
CS
A9 A8
Intel 2114
…
A
0
VCC
GND
I/O 1 I/O 2 I/O 3 I/O 4
存储容量
高位地址线译码----选择存储芯片 低位地址线译码----选择存储单元
片选控制信号的译码方式有全译法，部分译码法，线选法
6.4.2.1 全译码法
全译码法是指将地址总线中除片内地址以外的全部高位地 址接到译码器的输入端参与译码。
采用全译码法，每个存储单元的地址都是唯一的，不存在 地址重叠，但译码电路较复杂，连线也较多。
A
A
A
A
9
8
7
6
Y
31
A
5
… …
D I/O
读/写
6.4.3 存储器与控制总线，数据总线的连接
1）存储器与控制总线的连接 1，片选信号 2，读写控制线 3，行列选通信号线（DRAM） 2）存储器与数据总线的连接 1k x 4位 1k x 8位 1k x 1位
6.4.4 存储器接口举例
例6-4 用2716 （2K x 8位）EPROM芯片为某8位微处理器设计一个 16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～ D7，“允许访存”控制信号为/M，读出控制信号为/RD。
开始
CPU发出访问地址 是 命中？ 否
访问Cache
访问主存
取出信息送CPU 取出信息送CPU
是 Cache满？
否
将新的主存块 调入Cache中
执行替换算法 腾出空位
结束
6.5.4 cache的读/写操作
写操作 （1）标志交换法（写回法） （2）写直达法
6.6 虚拟存储器
虚拟存储器（VM，Virtual Memory）是为满足用户对 存储空间不断增加的需求而提出的一种计算机存储器 管理技术
主存 Cache 多字宽 存储体
数据总线
图6-15
Cache系统基本结构框图