图3-13
图 3-14
在图3-14中单击
图3-15
在图3-15中单击 ，再单击 →OK→OK，为仿真输入赋值。如想赋值‘1’，单击 ，仿真文件存盘时，文件名字必须与顶层文件同名，即zs_2，默认即可。
（3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101
1110)的建立，并通过虚拟仪器验证其正确性。
二课设题目实现框图
在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。
第二周：1.在QuartusII环境中仿真实现四位二进制加计数（ 缺0100 0101 1001 1010）。
2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。
指导教师：
201 年 月 日
专业负责人：
201 年 月 日
学院教学副院长：
图3-11存盘
1.3编译及仿真过程
（1）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图3-12所示：
图3-12编译结果显示
（2）建立时序仿真文件,如图3-9所示，选择“Vector Waveform File”，出现图3-13的界面，在Name空白处击右键，Insert→Insert Node or Bus。
图3-5提示是否添加文件
图3-6芯片型号选择
（5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
实践教学要求与任务:
1、了解数字系统设计方法。3、熟悉Multisim仿真环境。
4、设计实现四位二进制加计数（缺0010 0011 1101 1110）
工作计划与进度安排:
第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点
（2）在编辑窗口中编辑以下程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity zs_2 is
PORT(cp,r:IN STD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
if count="0001"THEN count<="0100";
elsif count="1100"THEN count<="1111";
ELSE count<=count+1;
END IF;
end if;
END PROCESS;
q<=count;
END Behavioral;
（3）输入程序后，存盘，如图3-11所示：
关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境
一 课程设计目的
（1）熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。
（2）在QuartusⅡ环境中用VHDL语言实现四位二进制加计数器(缺0010 0011 1101 1110)的建立，在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。
201 年 月 日
摘 要
本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。
图2状态转换图
三 实现过程
1.VHDL
1.1建立工程
启动QUARTUS后的界面如图3-1所示，首先需要创建一个工程，具体操作过程如下：
图3-1QUARTUS软件的启动界面
（1）点击File –> New Project Wizard创建一个新工程，系统显示如图3-2；
图3-2工程创建向导的启始页
（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示；
图3-7提示是否利用其他EDA设计工具
图3-8工程阐述汇总
1.2VHDL源程序
（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File系统显示如图3-9，点击OK，系统显示如图3-10，窗口右侧为VHDL的编辑窗口；
图3-9创建一个设计文件
图3-10新建的一个VHDL源文件的编辑窗口
成绩评定表
学生姓名
郝晓鹏
班级学号
1103060129
专业
通信工程
课程设计题目
四位二进制加法计数器
评语
组长签字：
成绩
日期
20 年 月 日
课程设计任务书
学 院
信息科学与工程学院
专 业
通信工程
学生姓名
郝晓鹏
班级学号
1103060129
课程设计题目
四位二进制加法计数（缺0010 0011 1101 1110）
图3-3输入工程名称、存储目录
（3）点击Next，若目录不存在，系统可能提示创建新目录，如图3-4所示，点击“是”按钮创建新目录，系统显示如图3-5所示；
图3-4提示是否创建新文件夹
（4）系统提示是否需要加入文件，在此不添加任何文件，点击Next，进入设备选择对话框，如图3-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；
end zs_2;
ARCHITECTURE Behavioral OF zs_2 IS
SIGNAL
count:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(cp,r)
BEGIN
if r='0'then count<="0000";
elsiF cp'EVENT AND cp='1'THEN