实验课程名称：EDA技术与应用
实验项目名称4位全加器实验实验成绩
实验者专业班级组别
同组者 / 实验日期
一、实验目的
1、加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。

2、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。

二、实验内容
用原理图输入法设计4位全加器。

三、实验仪器
Quartus II软件
四、实验原理
一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。

1、半加器描述
根据半加器真值表可以画出半加器的电路图。

a b so Co
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
表1 半加器h_adder真值表
图1 半加器h_adder电路图
2、一位全加器描述
一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述，1位全加器电路图如图所示：
图2 一位全加器电路图
3、4位全加器设计描述
4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。

其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。

S 为输出和，其功能可用布尔代数式表示为：
S A B Ci =++
i
i i i o ABC ABC ABC ABC C +++=
首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。

将4个1位全加器级联构成四位全加器。

五、实验步骤
1、为本项工程设计建立文件夹 ：文件夹取名为adder ，路径为d:\adder 。

2、建立原理图文件工程和仿真 原理图编辑输入流程如下：
1） 打开原理图编辑窗。

打开Quartus Ⅱ，选菜单File →new ，选择原理图文件编
辑输入项Block Diagram/Schematic File ，按OK 键。

2） 建立一个初始化原理图。

在编辑窗口点击右键，在弹出菜单中选择输入元件项
Insert →Symbol,将元件调入原理图编辑窗口中
3） 原理图文件存盘。

选择菜单File →Save As,将此原理图存于刚才建立的目录
d:\adder 中，取名为h_adder.bdf 。

4） 建立原理图文件为顶层设计工程。

然后将此文件h_adder.bdf 设定为工程。

5） 绘制半加器原理图。

将元件放入原理图编辑窗口，按图1接好电路。

6）仿真测试半加器。

全程编译后，打开波形编辑器。

选择File→new命令，在New 窗口中选择Vector Waveform File选项。

设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。

3、将设计项目（一位半加器）设置成可调用的元件
为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成课调用的底层元件。

在半加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。

图3 半加器例化图
4、设计全加器顶层文件
为了建立全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。

1)选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，
命名为f_adder.bdf。

2)在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件
h_adder和若干元器件，按图2连接好一位全加器电路图。

3)仿真测试全加器。

全程编译后，打开波形编辑器。

选择File→new命令，在New
窗口中选择Vector Waveform File选项。

设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。

5、将设计项目（一位全加器）设置成可调用的元件
为了构成4位全加器的顶层设计，必须将以上设计的全加器f_adder.bdf设置成课调用的底层元件。

在全加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。

图4 一位全加器例化图 6、四位全加器设计
四位全加器原理图如图5所示：
图5 四位全加器电路图
六、实验结果与分析
1、半加器仿真波形如图6所示：
图6 半加器仿真波形
分析可得，通过二输入与门，非门，或门，输出的so为两者之和，cout为进位，仿真结果与半加器真值表表1相同，半加器设计成功。

2、一位全加器的仿真波形
图7 一位全加器的仿真波形图
仿真结果如图，1位全加器设计成功。

3、四位全加器仿真波形
四位全加器仿真波形如图所示：
图8 四位全加器仿真波形
从波形可以得出，输入输出满足表达式S=A+B+CI，S>15时进位位置‘1’，设计电路功能达到设计要求，4位全加器设计成功，完成了设计要求。