1 1 0 0 0 0 0 0 0 0
1 0 1 1 1 1 1 1 1 1
输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效
IS为使能输入端，低电平有效。OS为使能输出端，通常接至低 位芯片的端IS 。OS和IS配合可以实现多级编码器之间的优先级 别的控制。QEX为扩展输出端，是控制标志。 QEX ＝0表示是 编码输出； QEX ＝1表示不是编码输出。
加法器除用来实现两个二进制数相 加外，还可用来设计代码转换电路、二 进制减法器和十进制加法器等。
二、 编码器和译码器
1、编码器 （1）二—十进制编码器
I9 I8 I7 I6 输 入 I5 I4 I3 I2 I1 I0 输 出
A B C D S 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1
S0 P0 C01 C0 G0 P0C01
进位传递函数
Pi Ai Bi
Ci Ai Bi ( Ai Bi )C i 1 Gi P i Ci 1
Si Ai Bi Ci 1 P i Ci 1
S1 P 1 C0 1 0 G1 PG 1 0 P 1P 0C0 1 C1 G1 PC
输入：3位二进制代码输出：8个互斥的 信号（输出为高电平有效）
逻辑表达式
逻辑图
3 线-8 线译码器
Y0 &
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 Y1 A2 A1 A0 & & & & & & & Y2 A2 A1 A0 Y3 A2 A1 A0 1 1 1 Y4 A2 A1 A0 Y5 A2 A1 A0 A2 A1 A0 Y A A A 2 1 0 6 Y7 A2 A1 A0 电路特点：与门组成的阵列，
（1）二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应 于输入代码的每一种状态，2n个输出中只有一个为1（或为 0），其余全为0（或为1）。前者，输出有效电平为高电平， 称为高电平译码；后者，输出有效电平为低电平，称为低 电平译码。 常见的二进制译码器有2-4线译码器、3-8线译码器和416线译码器。
集成3位二进制优先编码器74LS148的级联
QZA & QZB & QZC & QZD & QZ EX
QA QB QC
Q EX 低位片
QA QB QC OS I0 I8 高位片
Q EX
OZS
OS I0 I0
IS
IS
I1 I2 I3 I4 I5 I6 I7 I1 I2 I3 I4 I5 I6 I7
I1 I2 I3 I4 I5 I6 I7 I9 I 1 0 I 1 1 I 1 2 I 1 3 I 1 4 I 1 5
3、并行进位加法器应用举例 1、8421 BCD码转换为余3码
余3码
2、二进制并行加法/减法器
和（差）
F4
F3
F2
F1 C0
F4 C3
S3
S2
S1 C0
FC4 A4 A3 A2 A1 B4 =1 a4 a3 a2 a1
被加数/被减数
B3 =1 b3
B2 =1 b2
B1 =1 b1 功能选择
M
A4A3 A2 A1
全加器的逻辑图和逻辑符号
Ai Bi Ci -1
=1
=1 & & & (a) 逻辑图
Si
Ai Bi Ci -1 Ai Bi Ci -1
FA (b) 曾用符号
Si Ci Si Ci
Ci
∑
CI CO
(c) 国标符号
1、串行进位加法器 实现多位二进制数相加的电路称为加法器。 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
A0
A1 A 2 (a)
S3
S2
S1
Y 7 GND
A0
A1 A 2 (b)
S3
S2
S1
引脚排列图
逻辑功能示意图
Y7 ~ Y0 为译码输 A2、A1、A0为二进制译码输入端， 出端（低电平有效），S1、S3、S2为选通控制端。 当S1＝1、 S3+ S2=0 时，译码器处于工作状态；当 S1＝0、或S3+ S2=1 时，译码器处于禁止状态。
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
Ci -1 Ai Bi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
Ci 的卡诺图
Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
每一个输出都是最小项
集成二进制译码器74LS138
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y0 Y1 Y2 Y3 Y4 Y5
Y6 Y7 Y6
16
15
14
13
12 11
10
9
Y0 A0
74LS138 1 2 3 4 5 6 7 8
Y7
Y1 A1 A2
Y2
Y3
Y4
Y5
74LS138 STB STC STA
超集 前成 进二 位进 加制 法 4 器位
VCC B3 A3 F3 A4 B4 F4 FC4 16 15 14 13 12 11 10 9
74LS283 1 2 3 4 5 6 7 8
F 2 B 2 A 2 F 1 B 1 A 1 C 0 GND TTL 加法器 74LS283 引脚图
加法器的级连
输 出 4 位 二 进 制 代 码
输 入 10 个 互 斥 的 数 码
指示输出Ｓ Ｓ＝０：输 出编码ＡＢ ＣＤ无效； Ｓ＝１：输 出编码ＡＢ ＣＤ有效．
（2）优先编码器
在优先编码器，每个输入具有不同的优先级，当多个输入信 号有效时，只对优先级最高的输入信号编码。
集成3位二进制优先编码器74LS148
VCC 16 OS OEX I3 15 14 I2 I1 I0 QA 10 9 QC QB QA 6 7 9 OS QEX 15 14
13 12 11 74LS148
74LS148 6 7 8 5 4 3 2 1 13 12 11 10
1
2
3
4
5
I4
I5 I6
I7
Is
QB QC GND Is I7 I6 I5 I4
16线-4线优先编码器
优先级别从 I15 ~ I 0 递降
本节小结
用二进制代码表示特定对象的过程称为编码； 实现编码操作的电路称为编码器。 编码器分二进制编码器和十进制编码器，各 种编码器的工作原理类似，设计方法也相同。 集成二进制编码器和集成十进制编码器均采用 优先编码方案。
2、译码器
把代码状态的特定含义翻译出来的过程称为译码，是 编码的逆过程。实现译码操作的电路称为译码器。
Ci -1 Ai Bi 0 1 00 0 1 01 1 0 11 0 1 10 1 0
Si m1 m2 m4 m7 Ai Bi Ci 1
Si 的卡诺图
Ai、Bi：加数， Ci-1：低位来的进位， Si：本位的和， Ci：向高位的进位。
一、 二进制并行加法器
全加器
能对两个1位二进制数进行相加并考虑低位来的进位，即相当 于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
4位超前进位加 法器递推公式
S2 P2 C1 1 0 P 2 PP 1 0C0 1 C2 G2 P2C1 G2 P2G1 P2 PG S3 P3 C2 1 0 P 3P 2 PP 1 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 PG
第7章
常用中规模集成组合逻辑电路
学习要点
•加法器 •编码器、译码器 •多路选择器、多路分配器
一、 二进制并行加法器
全加器
能对两个1位二进制数进行相加并考虑低位来的进位，即相当 于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
S15 S14 S13 S12 C15 4 位加法器 C11 4 位加法器 S11 S10 S9 S8 C7 4 位加法器 S7 S6 S5 S4 C3 4 位加法器 S3 S2 S1 S0 C0-1
A15 ~A12 B15 ~B12 A11 ~A8 B11 ~B8 A7 ~A4 B7 ~B4 A3 ~A0 B3 ~B0
I3
× 1 × × × × 0 1 1 1
I2
× 1 × × × × × 0 1 1
I1
× 1 × × × × × × 0 1
I0
× 1 × × × × × × × 0
QC
QB
1 0 0 0 0 0 0 0 0 0
1 1 0 0 0 0 1 1 1 1
1 1 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1
I3 I2 I1 I0
(a) 引脚排列图
(b) 逻辑功能示意图
集成3位二进制优先编码器74LS148的真值表
输
IS
入
输