通信原理课程设计心得体会
、时分解复用原理
为了提高信道利用率，使多路已抽样的信号组合起来沿同一信道传输而互相不干扰，称时分多路复用。
时分复用的解调过程称为时分解复用。
目前采用较多的是频分多路解复用和时分多路解复用。
频分多路解复用用于模拟通信，而时分多路解复用用于数字通信。
为了实现TDM传输，要把传输时间分成若干个时隙，在每个时隙内传输一路信号，将若干个原始的脉冲调制信号在时间上进行交错排列，从而形成一个复合脉冲串，该脉冲串扰码后经信道传输到达接收端。
时分解复用通信，是把各路信号在同一信道上占有不同时间间隙进行通信分离出原来的模拟信号。
由抽样定理可知，将时间上离散的信号变成时间上连续的信号，其在信道上占用时间的有限性，为多路信号沿同一信道传输提供了条件。
时分解复用是建立在抽样定理的基础上的,因为抽样定理连续的基带信号由可能被在时间上离散出现的抽样脉冲所代替.具体说，就是把时间分成一些均匀的时间间隙，将各路信号的传输时间分配在不同的时间间隙，以达到互相分开，互不干扰的目的。
抽样脉冲占据时间一般较短,在抽样脉冲之间就留出间隙.利用这些空隙便可以传输其他信号的抽样,因此,就可能用一条信道同时传送若干个基带信号,并且每一个抽
样值占用的时间越短,能够传输的数据也就越多.时分解复用信号在接收端只要在时间上恰当地进行分离,各个信号就能分别互相分开，互不干扰并不失真地还原出原来的模拟信号。
在通信系统中，同步具有相当重要的地位。
通信系统能否具有有效、可靠地工作，在很大程度上依赖有无良好的同步系统。
同步可分为载波同步、位同步、帧同步和网同步几大类型。
他们在通信系统中都具有相当重要的作用。
时分解复用通信中的同步技术包括位同步和帧同步，这是数字通信的又一个重要特点。
时分解复用的电路原理就是先通过帧同步信号和位同步信号把各路信号数据分开,然后通过移位寄存器构成的并/串转换电路输出串行的数据，把时分复用的调制信号不失真的分离出来。
位同步
位同步的目的是确定数字通信中的个码元的抽样时刻，即把每个码元加以区分，使接受端得到一连串的码元序列，这一连串的码元列代表一定的信息。
位同步是最基本的同步，是实现帧同步的前提。
位同步的基本含义是收、发两端机的时钟频率必须同频、同相，这样接收端才能正确接收和判决发送端送来的每一个码元。
因此,接收端必须提供一个确定抽样判决时刻的定时脉冲序列.
帧同步
在传输时把若干个码元组成一个个的码组，即一个个的字或句，通常称为群或帧。
群同步又称帧同步。
帧同步的主要任务是把字或句和码区分出来。
在时分多路传输系统中，信号是以帧的方式传送。
每一个帧中包含多路。
接收端为了把各路信号区分开来，也需要帧同步系统。
帧同步是为了保证收、发各对应的话路在时间上保持一致，这样接收端就能正确接收发送端送来的每一个话路信号，当然这必须是在位
二、电路原理的设计与分析
电路的设计
时分解复用电路原理结构简单，采用集成块双向移位寄存器74LS194，二分频器74LS163和锁存器74LS175。
该电路具有电路具有移位寄存功能, 分频功能和锁存功能.时分解复用的电路原理就是先通过帧同步信号和位同步信号把各路信号数据分开,然后通过移位寄存器构成的并/串转换电路输出串行的数据，各个信号就能分别互相分开，互不干扰并不失真地还原出原来的模拟信号。
电路原理框图如下：、电路分析
时分解复用的电路原理就是先通过帧同步信号和位同步信号把各路信号数据分开,然后通过移位寄存器构成的并/串转换电路输出串行的数据。
时分解复用根据时分复用的
性能和特点进行解调的.只有调制和解调的时钟信号同步时,才能进行正确的解调。
首先,离散信号从双向移动寄存器74LS194的P0口串行输入,信号进行右移,4个输出口分别接锁存器74LS175的4个输入口。
同步信号经过二分频74LS163接入到双向移动寄存器74LS194的时钟脉冲，帧同步FIN-FS 接到锁存器74LS175的时钟脉冲端。
因为时分复用是通过时钟信号对移位寄存器构成的并/串转换电路的输出信号轮流进行选通而实现，因此时分解复用输出信号的位同步信号频率为BS的三倍，帧同步信号的频率为位同步信号的二十四分之一。
时分解复用每一帧8位组成两路信号时分复用,每4位为一路,锁存器74LS175时钟脉冲经过帧同步信号进行触发, 74LS194此时应接2分频74LS163的位同步信号进行时钟触发,这样就把信号的一路信号分离出来,然后4位信号再经74LS194的并/串转换输出,就完成一路信号的输出。
而另一路为信号源经寄存器74LS194后,由寄存器74LS194的Q3串行输出口接入另一移动寄存器的P0口右移串行输入口,再经4个输出口接入另一锁存器4个输入口, 存器74LS175时钟脉冲经过帧同步信号进行触发, 74LS194此时应接2分频74LS163的位同步信号进行时钟触发，这样就把信号的另一路信号分离出来，这就是时分解复用实现原理过程。
三、芯片的介绍
双向移位寄存器74LS194
把若干个触发器串接起来,就可以构成一个移位寄存器。
由4个边沿RS 触发器构成的4位移位寄存器逻辑电路，集成移位寄存器74194由四个RS 触发器及它们的输入控制电路组成。
74LS194它是具有左移、右移、清零、数据并入、并出、串入、串出等多种功能的双向移位寄存器。
74LS194是一个可以实现双向移位的寄存器,CR为清零端,CR为有效电平0电平时,寄存器各位Q3-Q0均为也是使能端,CR=0时,允许工作;CR=1SHI 4, 禁止工作,不能进行置数和移位.M1,M0为控制信号,当M0=0,M1=1时,为左移寄存器,当M0=1,M1=0时,为右移移寄存器,当M0=M1=1时QN++1=D即有并行存入功能.当M0=M1=0时,CP被封锁,触发器维持原态不变,使寄存器具有保持功能. CP为时钟信号，DSR为串行输入端,D0,D1,D22,D3为并行输入端,Q0,Q1,Q2,Q3为输出端.它们的状态组合可以完成4种控制功能，其中左移和右移两项是指串行输入，数据是分别从左移输入端DSL和右移输入端DSR送入寄存器的。
RD为异步清零输入端。
其第一行表示寄存器的异步清零;第二行表示当RD=1，CP =1时，寄存器处于原来状态;第三行表示为并行输入同步预置数;第四、五行为串行输入左移;第六、七行为串行输入右移;第八行为保持状态。
74194的功能表如下图。
74LS194逻辑图
表 74LS194逻辑功能状态表
分频器74LS163
计数器选用集成电路74LS163进行设计较简便。
74LS163是4位二进制同步计数器，它具有同步清零、同步置数的功能。
74LS163的外引线排列图和时序波形图如下图所示，其功能表如图所示。
图中CTP低电平有效的同步清零输入端，CTT是低电平有效才同步并行置数控制端，CO是进位输出端，D0～D3是并行数据输入端，Q0～Q3是数据输出端。
74LS163的输入信号有清零信号CR,使能信号CTP,CTT 置数信号LD,时钟输入CP,数据输入D0-D3.输出信号有数据输出Q0-Q3,进位输出C0。
74LS163具有清零,置数,计数和保持等四种功能的加法同4位二进制计算数器。
清零.CR是具有最高优先级别的同步清零端.当CR=0且在CP上升沿时,不管其它控制信号如何,计数器清零.
置数.当CR=1时,具有次优先权的为LD,当LD=0P时,输入一个CP一个上升沿,则不管其它控制端如何,计数器置数,即Q3Q2Q1Q0=D3D2D1D0
计数.当CR=LD==0,且优先级别最低的使能端CTP=CTT=1时,在CP上升沿出发下,计数器进行计数
保持.当CR=LD=0,时,且CTP=CTT中至少有一个为 0时,CP将不起作用,计数器保持原状不变.
锁存器74LS175
74LS175锁存器是由四个D触发器构成的,因为D触发器具有锁数据的功能,即置0置1的功能.当CP脉冲为上升沿时刻前瞬间D的状态来决定,即QN=1=D.因为一个触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
4位寄存器74LS75就是由四个D锁存器构成的。
一个4位的集成寄存器74LS175的逻辑电路图和引脚图分别如图下图所示。
其中,RD是异步清零控制端。
在往寄存器中寄存数据或代码之前，必须先将寄存器清零,否则有可能出错。
1D～4D 是数据输入端,在CP 脉冲上升沿作用下，1D～4D端的数据被并行地存入寄存器。
输出数据可以并行从1Q～4Q 端引出，也可以并行从1Q～4Q 端引出反码输出。