3.3实验三七人表决器设计3.3.1实验目的1、掌握用QuartusII软件设计基本数字系统流程及注意事项。
2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。
3、掌握分层设计的方法和注意事项4、在实验报告中，总结数字系统设计步骤及注意事项。
3.3.2实验内容基于QuartusII软件及VHDL语言实现七人表决器。
当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。
用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。
本实验4学时。
3.3.3实验仪器ZY11EDA13BE型实验箱。
3.3.4实验原理分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。
一、建立项目（1）新建文件夹。
路径及文件名中不可出现汉字。
（2）新建项目。
一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。
项目取名为bjq7。
（3）选择芯片二、建立文件首先，建立各个VHDL功能模块。
1.投票计数模块。
（1）新建VHDL文件编辑VHDL程序。
投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity BJQ isport(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数disagree:out std_logic_vector(3downto0);不同意的人数y:out std_logic);是否通过标志end;architecture one of BJQ isbeginprocess(input)variable cnt:integer range0to7;variable cnt0:integer range0to7;begincnt:=0;for i in6downto0loopif input(i)='1'thencnt:=cnt+1;end if;end loop;cnt0:=7-cnt;if cnt>3then y<='0';else y<='1';end if;case cnt iswhen0=>agree<="0000";when1=>agree<="0001";when2=>agree<="0010";when3=>agree<="0011";when4=>agree<="0100";when5=>agree<="0101";when6=>agree<="0110";when7=>agree<="0111";when others=>agree<="0000";end case;case cnt0iswhen0=>disagree<="0000";when1=>disagree<="0001";when2=>disagree<="0010";when3=>disagree<="0011";when4=>disagree<="0100";when5=>disagree<="0101";when6=>disagree<="0110";when7=>disagree<="0111";when others=>disagree<="0000";end case;end process;end;程序输入完成后进行保存，名字与实体名一致BJQ。
（2）对保存好的vhdl文件进行编译。
对表决器程序编译。
点击Project Navigator小窗口下方的Files查看已有文件，可以看到项目中已有的文件。
选中BJQ.vhd，点击右键选择“set as top-level entity”，此步骤将BJQ.vhd设置为当前需要编译的文件。
执行“Processing”菜单下的“Start Compilation”命令，开始编译。
（3）将VHDL文件生成原理图可调用的器件点击Project Navigator小窗口下方的Files，选中BJQ.vhd，点击右键选择“Create Symbol Files for current File”，将BJQ的VHDL文件生成为可调用的器件。
生成器件成功后显示“Create Symbol File was successful”2.数码管显示模块建立操作步骤与投票计数模块方法相同，新建VHDL程序、保存文件、设置为顶层实体、编译机生成可调用器件。
程序清单如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity XIANSHI isport(led:out std_logic_vector(0to6);agree:in std_logic_vector(3downto0);DIG:out std_logic_vector(0to7);disagree:in std_logic_vector(3downto0);clk:in std_logic);end;architecture one of XIANSHI issignal qn:std_logic_vector(3downto0);beginprocess(clk,agree,disagree)begincase clk iswhen'0'=>qn<=agree;DIG<="10111111";when'1'=>qn<=disagree;DIG<="01111111";when others=>qn<="0000";end case;case qn iswhen"0000"=>led<="1111110";when"0001"=>led<="0110000";when"0010"=>led<="1101101";when"0011"=>led<="1111001";when"0100"=>led<="0110011";when"0101"=>led<="1011011";when"0110"=>led<="1011111";when"0111"=>led<="1110000";when others=>led<="0000000";end case;end process;end;程序输入完成后进行保存，名字与实体名一致XIANSHI。
仿照上一个模块的操作步骤，最终生成可调用器件。
建立顶层文件各个模块建立好后，需要建立顶层文件。
在原理图中将所有模块连接起来，实现数字系统的功能，此原理图为本项目的顶层文件，必须与项目名相同，保存为bjq7。
在原理图文件中，双击画图区域，输入VHDL程序的名字BJQ，就可以调用上面步骤所生成的相应的器件，如下图。
在原理图文件中，连接各个功能模块，设置输入输出，如下图。
需要特别注意的是，一位二进制数据连接是用细线，多位二进制数据用粗线，多位二进制数输入或输出的命名方式为out[0..6]，与模块内的数据格式一致，如下图所示。
三、项目编译。
原理图编辑好后，需要对其进行编译。
点击Project Navigator小窗口下方的Files，选中bjq.bdf，将其设置为当前顶层实体，进行编译。
四、管脚分配编译成功后，通过管脚分配使设计的数字系统控制实验箱。
选择菜单栏中的Assignments下的”Device”,出现界面后选择“Device and pins options”选择“Unused pins”为“As input tri-stated”选择菜单栏中的Assignments下的“Pins”，进入管脚分配界面。
{注意}管脚分配好后，回到主界面对顶层文件进行重新编译。
编译成功后，设置的管脚信息会显示在原理图上。
五、程序下载。
编译成功后，将所设计的数字系统下载到实验箱芯片上，方法与实验一的下载步骤相同。
下载时，320实验室实验箱只需打开实验箱侧面总开关。