1.什么叫IC 的集成度？目前先进的IC规模有多大？集成度就是一块集成电路芯片中包含晶体管的数目，或者等效逻辑门数2012年5月 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺寸？特征尺寸通常是指是一条工艺线中能加工的最小尺寸，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构里第一层金属的金属间距（pitch）的一半。

3.目前主流的硅圆片直径是多少？12英寸4.什么叫NRE(non-recurring engineering)成本?支付给研究、开发、设计和测试某项新产品的单次成本。

在集成电路领域主要是指研发人力成本、硬件设施成本、CAD工具成本以及掩膜、封装工具、测试装置的成本，产量小，费用就高。

5.什么叫recurring costs？重复性成本，每一块芯片都要付出的成本，包括流片费、封装费、测试费。

也称可变成本，指直接用于制造产品的费用，因此与产品的产量成正比。

包括：产品所用部件的成本、组装费用以及测试费用。

6.什么叫有比电路？靠两个导通管的宽长比不同，从而呈现的电阻不同来决定输出电压，它是两个管子分压的结果，电压摆幅由管子的尺寸决定。

7.IC制造工艺有哪几种？双极型模拟集成电路工艺、CMOS工艺、BiCMOS工艺8.什么叫摩尔定律？摩尔定律面临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数目，约每隔24个月（现在普遍流行的说法是“每18个月增加一倍”）便会增加一倍，性能也将提升一倍；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。

面临面积、速度和功耗的挑战。

9.什么叫后摩尔定律？后摩尔定律下IC设计面临哪些挑战？解决方案？多重技术创新应用向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和非硅基等技术相结合，以提供完整的解决方案来应对和满足层出不穷的新市场发展。

挑战：a单芯片的处理速度越来越快，主频越来越高，热量越来越多b.互联线延迟增大解决方案：1.多核、低功耗设计2.3D互联、无线互联、光互连延续摩尔定律“尺寸更小、速度更快、成本更低”，还会利用更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：用碳纳米管组装而成的晶体管速度更快的晶体管：超薄石墨烯做的晶体管纳米交叉线电路元件：忆阻器光学互联器件分子电路、分子计算、光子计算、量子计算、生物计算10. IC按设计制造方法不同可以分为哪几类？全定制IC：硅片各掩膜层都要按特定电路的要求进行专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调用所需单元来掩模图形，可使用相应的EDA软件，自动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。

11. 列举静态CMOS 反相器的特性？1.输出时满摆幅，这样就具备高的噪声容限；2.无比逻辑，输出与器件的相对尺寸无关；3.低输出阻抗，它对噪声和干扰不敏感，输出典型值在K 欧数量级4.高输入电阻，维态输入电流几乎为0，理论上可以驱动无穷多个门，但扇出越大，瞬态响应越差。

5.不消耗任何静态功耗12. 给出 Noise Margin 的定义？噪声容限是指在前一级输出为最坏的情况下，为保证后一级正常工作，所允许的最大噪声幅度，分为L NM (低电平噪声容限）和H NM （高电平噪声容限）。

OL IL L V -V NM = IH OH H V -V NM =OL OH V V 、分别为输出额定高电压和输出额定低电压，IL IH V V 、用来界定可接受的高电压和可接受的低电压，他们代表VTC 增益等于-1的点。

在答这道题的时候最好把图画上去。

13. 开关阈值VM 的定义开关阈值VM 定义为Vin=Vout 的点。

14. 提高CMOS 反相器的P 或提高N 管的强度，开关阈值如何改变？提高P 管的驱动强度就是增大p 管的宽长比，开关阈值将变大。

反之，开关阈值减小15. 什么叫工艺角？什么叫PVT （process ，voltage ，temperature ）？在不同的晶片之间以及在不同的批次之间，MOSFETs 参数变化很大。

为了在一定程度上减轻电路设计任务的困难，我们把NMOS 和PMOS 晶体管的速度波动范围限制在由四个角所确定的矩形内，形成工艺角。

工艺角包含TT 、SS 、FF 、SF 、FS.设计除了要满足工艺角外，还需要满足电压和温度等条件，形成PVT 条件。

16. 最坏的延迟一定出现在SS 工艺角吗？最好最坏的定义因不同类型的设计有所不同。

最坏的延迟也不都出现在ss 。

17. 采用串联反相器链后，与没有采用串联反相器链前的延迟相比，哪个大？不一定，串联反相器链的级数是有个最优值的，超过最优值后，随着反相器链的增加延时是增加的，若没超过最优值，随反相器链的增加延时减小。

18. 什么叫静态电路？什么叫动态电路？静态电路是指每个时刻每个门的输出通过一个低阻抗路径连到VDD 或VSS 上，同时在任何时刻该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态响应）。

动态电路是指电路依赖于把信号值暂时存放在高阻路径电路节点的电容上，它所形成的门比较简单且比较快，但设计和工作比较复杂，对噪声敏感。

19. 列举动态CMOS 门特性1，逻辑功能由NMOS 下拉网络实现，晶体管的数目明显少于静态情况，为N+2而不是2N 。

2，动态逻辑门具有较快的开关速度。

负载电容小。

3，全摆幅输出，即VOH=VDD,VOL=VSS。

4，是无比逻辑门，PMOS预充电器件的尺寸对于实现门的正确功能并不重要。

5，不存在静态功耗，但表现出高开关活性，功耗往往要大于静态互补CMOS门6，由于动态门的结构使得每个时钟周期最多只能翻转一次，毛刺或动态故障在动态逻辑中并不发生7，在求值周期，PDN下拉网络把输入信号超过N管的阈值电压V TN时就开始导通，因此把这个门的开关阈值V M以及V IH和V IL都设为V TN是合理的。

因此低电平噪声容限NM L较小。

8，需要预充电和求值时钟20.动态CMOS门的信号完整性问题对电路有什么样的影响？具体又表现为哪些问题？解决策略？动态CMOS门的信号完整性问题将会使动态电路不能正确工作。

其包括的问题及相应解决策略如下：电荷泄露问题。

策略：采用静态泄露器补偿电荷泄露。

电荷分享问题。

策略：增加NMOS预充电管对内部关键结点充电。

回栅耦合问题。

策略：在设计和布置动态电路版图时尽可能减少电容耦合。

时钟馈通问题。

策略：在设计和布置动态电路版图时尽可能减少电容耦合。

21.动态门级联会存在什么问题？避免该问题的原理是什么？解决方法？级联动态门中，由于每个门的输出（并且是下个门的输入）被预充电至1，这样在求值周期开始时可能造成无意的放电，因为动态门依靠电容存储，正确的电平将不会恢复，电荷损失导致噪声容限降低并可能引起功能出错。

避免该问题的原理是：在预充电期间置所有的输入为0。

解决办法：采取多米诺逻辑，每个动态逻辑输出接一个静态反相器。

22.什么叫建立时间、保持时间，t c-q，t cd建立时间是在时钟翻转之前数据输入（D）必须有效的时间。

保持时间时在时钟翻转之后输入输入必须仍然保持有效的时间。

t c-q是最坏情况下的延时，即时钟翻转有效之后，数据从输入到输出的时间。

t cd是最小传播延时，也就是污染延时。

23.什么叫clock skew？对时钟周期是否有影响？对电路性能的影响？时钟偏差是指一个时钟翻转的到达时间在空间上的差别。

时钟偏差并不造成时钟周期的变化，造成的只是相位上的偏移。

正偏差能够增加电路的数据通量，即时钟周期可以缩短。

但这一改进的范围是有限的，因为较大的偏差会导致对保持时间的约束；负偏差提高了抗竞争的能力，可以避免出错，但时钟周期要增加，会降低电路的性能。

24.最大时钟频率由什么决定？最小时钟周期T≥t c-q+t plogic+t su25.Hold time 应该满足的条件？t hold≤t cdregister+ t cdlogic26.Clocked CMOS寄存器、真单相钟控寄存器TSPC、脉冲寄存器主要解决了什么问题？Clocked CMOS寄存器是基于主从概念并对时钟重叠不敏感的正沿触发寄存器，解决时钟0-0重叠敏感的问题，但1-1重叠仍有点影响。

真单相钟控寄存器TSPC，利用单相时钟彻底解决两相时钟电路的时钟重叠问题。

可以将逻辑功能嵌入到锁存器中，减少与锁存器相关的延时。

脉冲寄存器在时钟上升（下降）沿附近生成一个短脉冲，在一个很短的窗口内采样输入，使得锁存器开放时间（即透明时间）非常短而避免了竞争情况。

27.采用流水线的条件是什么？各逻辑块具有近似的传播延时，并且寄存器延时相对于逻辑延时来说小得多.28.IC设计可以分为哪几个层次？IC设计可以分为哪几个域？IC设计的设计策略？层次：器件层，电路层，逻辑层，RTL层次，系统层/算法层域：结构域、行为域、物理域策略：1、层次化设计：从高层到低层次、从抽象到具体、利用多人同时进行设计，使设计思路清晰，设计工作简化。

缺点：不能解决复杂性问题，最终可能存在一系列子系统。

2、规则化设计：尽可能将电路划分成一组相同或相似的模块，减少单元模块，减少需要验证的子部件数量。

3、模块化设计：对系统进行仔细地功能划分和结构分析，模块必须有明确定义的功能和接口。

4、局部化设计：通常指时间局部化，指遵守某种时间或时序协议。

29.Verilog HDL的基本结构？Module<模块名>（<端口列表>）端口说明（input,outpout,inout）参数定义数据类型定义连续赋值语句（assign）过程块（initial和always）-行为描述语句底层模块实例任务和函数延时说明块endmodule30. MOSFET model 有哪些？BSIM1,BSIM2,BSIM3, BSIM4, BSIM5 BSIM:Berkely Short-Channel IGFET Model31.共多栅晶体管（CMG）？每个晶体管有两个或三个栅，从而提高了晶体管控制电流的能力（即计算能力），并降低了功耗，减少了电流间的相互干扰。

32.什么叫动态时序模拟？什么叫静态时序模拟？各自有什么优缺点？动态时序模拟是用逻辑模拟器，配以带时序描述的单元库和互连参数，采用“事件驱动”算法，通过激励细化模拟步长，并计算信号状态变化的时间及其在路径上的传播以达到功能和时序错误的同时验证。

优点：能同时验证功能和时序错误；容易检查竞争冒险；可用于所有电路结构缺点：太耗费机器资源和计算时间；很难提供完备的激励文件，验证不充分静态时序模拟: 前提是同步逻辑设计，它关注的是时序间的相对关系而不是评估逻辑功能，无需用向量去激活某条路径，而是对所有的时序路径进行错误分析。