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7.1 工艺流程定义
以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例,我们给出从工艺文件出发到设 计出版图的途径。TSMC的0.35μm CMOS工艺 是MOSIS 1998年以来提供服务的深亚微米工 艺，东南大学射频与光电集成电路研究所已利 用这一工艺多次成功流片。以下简要介绍利用 该工艺的技术文件进行芯片设计的流程。
层名 Contact
层号 (GDSII)
25
对应的CIF 名称
CCC
说明 接触孔
N_well
42
CWN
N阱
Active
43
CAA
有源层
P_plus_select N_plus_select
44
CSP
45
CSN
P型扩散 N型扩散
Poly
46
CPG
多晶硅
Electrode
56
CEL
第二层多晶硅
Metal1
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TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
层 (layer) N阱(N_well)
最小宽度(minWidth) 单位：lambda=0.2μm
12
扩散层(P_plus_select/N_plus_select)
2
多晶硅(Poly)
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
以下给出的是东南大学射频与光电集成电路研究所根据MOSIS 提供的TSMC 0.35m CMOS工艺文件设计的几种关键元件，它 们的有效性已经通过两次工艺流程得到证明。图中几何尺寸的 单位都是lambda，对于0.35μm工艺，λ=0.2μm。
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WW
IMD-4 WW
MMeteatla--l44
MIM capacitor(1fF/um^2) Thick-top-metal for inductor
WW IMD-3
6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq)
WW
WW
IMD-2
High N/P implant resistor(59
图 PMOS俯视图
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1. NMOS和PMOS（续）
图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区 (Active)共同形成N型有源区，P+扩散和有源区共同形成P 型有源区。有源区分别在栅极两侧构成源区(S)和漏区(D)。 源区和漏区又分别通过接触孔(Contact)与第一层金属 (Metal1)连接构成源极和漏极。
图 多晶硅层相关设计规则的图形关系
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7.3 图元
按理说，根据上节给出的设计规则，我们就可以设计版图了。 事实上，仅根据这些规则就来设计版图，还是难以入手的，因 为电路所涉及的每一种元件都是由一套掩模决定的几何形状和 一系列物理、化学和机械处理过程的一个有机组合。这些有机 组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造 的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家 得到。必要时，设计者需要自己建立相应的元件库。
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集成电路设计基础
陈莹梅
2006年
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第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
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TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局 图中金属布线层及其性能参数见表7.1。
表16.1
沟道长(μ 金 属 布 多 晶 硅 电 源
阀值电压
m)
线层数 布 线 层 电 压
（V）
数
(V)
0.35
3
2
3.3 W/L
NMO
S
0.6/0.40 0.54
Nwell
Pwell
WW
WW
MMeetatal-l3 WW
WW WW
Poly
NSD
Trench oxide
P Substrate 7
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7.2 版图几何设计规则
集成电路的制造必然受到工艺技术水平的限制， 受到器件物理参数的制约，为了保证器件正确工 作和提高芯片的成品率，要求设计者在版图设计 时遵循一定的设计规则，这些设计规则直接由流 片厂家提供。设计规则（design rule）是版图设计 和工艺之间的接口。
第二层多晶硅(Electrode)的方块电阻值为47.4欧姆，每个 接触孔形成的电阻为31.4欧姆。该多晶硅电阻一般为几百欧 姆。
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有源层电阻
由N+扩散、P+扩散分别与有源区形成N+有源层电阻和P+ 有源层电阻，如图8.9和8.10。
4.0 1.5
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第7章 版图设计
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，它包含了集成电路尺寸大小、各层 拓扑定义等有关器件的所有物理信息。集成电路制造厂家根 据这些信息来制造掩膜。版图的设计有特定的规则，这些规 则是集成电路制造厂家根据自己的工艺特点而制定的。因此 不同的工艺，就有不同的设计规则。设计者只有得到了厂家 提供的规则以后，才能开始设计。版图在设计的过程中要进 行定期的检查，避免错误的积累而导致难以修改。很多集成 电路的设计软件都有设计版图的功能，CadenceDesign System 就是其中最突出的一种。Cadence提供称之为Virtuoso的版图 设计软件帮助设计者在图形方式下绘制版图。
1. NMOS和PMOS
图8.5和图8.6分别示出NMOS和PMOS俯视图。
2 1
1
2
3
1.5 1.5
Poly N_plus_select Active Contact
Metal1
图 NMOS俯视图
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2 1
21_plus_select Active Contact Metal1
3. 最小交叠(minOverlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如图8.3(a) b)一几何图形外边界到另一图形的内边界长度(extension)，如图8.3(b)
Y
X
(a)
(b)
图7.3 交叠的定义
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3.6/0.40 0.58
31 级 环 行 振荡器频 率(MHz) PMOS 196.17
-0.77 -0.76
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表7.2 MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层 表16.2 MOSIS为TSMC0.35m CMOS工艺定义的全部工艺层
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离，如图8.2所示：
图 间距的定义
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表7.4 TSMC_0.35μm CMOS工艺版图各层图形之间的最小间隔
最小宽度 (minSep) 单位： lambda=0.2μm
N_well Active Poly P_l\plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3
栅指数(gates)指栅极的个数。
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2. 电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻有多晶 硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为：
R
l
2* Xd
w w
*
Rsh
2 n
*
Rcon
其中，Rsh为方块电阻值，l 和w 分别是体电阻的长与 宽，Rcon是单个接触区形成的电阻值，n是接触孔数。
00.1.188 uummpprroocceessssSStrtruucctuturree
MMeetatal-l6
HDP oxide
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
WW
WW