1
U pdate-D R
1
0
1 Select-IR -Scan
0
1 C apture-IR
0
S h ift-IR
0
1 1
E x it1 -IR
0
P au se -IR
0
1 0
E x it2 -IR
1
U pdate-IR
1
0
2.5 TAP控制器
TA P 控 制 器 是 16-states的 有 限 状 态 机 TAP控制器的状态在TCK的上升沿变化 TAP 控制器在上电时进入逻辑复位状态 Shift-IR state扫描IR，TDO输出有效 Shift-DR state扫描DR，TDO输出有效 其它状态下TDO 输出无效
2.6 TAP控制器口线功能和关系1
TCK为低时Test logic的存储单元保持不变，TCK在上升 沿采样TMS和TDI输入值，在TCK下降沿TDO输出变化
测试指令（test instruction)和测试数据（test data）从 TDI输入线输入到指令寄存器（instruction register ）和 各种数据寄存器（various test data registers）
5 JTAG接口电路设计规范
1.1 什么是JTAG ？
JTAG:Joint Test Action Group（联合测试工 作组）的英文缩写 边界扫描要求符合IEEE1149.1（JTAG）标准 BSDL(Boundary- Scan Description Language)边 界扫描描述语言 边界扫描测试（Boundary-Scan-TEST）： 对符合IEEE1149.1标准的器件，通过BSDL 文件生成测试向量，测试器件开路短路的一 种测试方法。
边界扫描测试技术原理
员工培训中心 2005年11月15日
课程目的
1、了解边界扫描器件的基本结构； 2、了解边界扫描测试技术的原理； 3、了解边界扫描描述语言BSDL的基本格式； 4、了解边界扫描测试技术的主要应用； 5、了解边界扫描JTAG接口的设计规范；
课程目录
1 引言
1.1 JTAG的介绍 1.2 边界扫描技术的经济分析
TAP 接口必须包括: TCK, TMS, TDI, TDO TCK（Test Clock Input)：测试时钟输入线 TMS (Test Mode Selector) ：测试方式选择输入线 TDI （Test Data Input） ：测试数据输入线 TDO（Test Data Output）：测试数据输出线 /TRST（Test Reset Input） ：测试复位输入线， 可选
2.7 TAP控制器口线功能和关系2
只有在移位时（Shift-DR or shift-IR）TDO输出才有效
测试操作受TMS输入的序列‘ 1’ 和‘ 0’ 控制
TRST可以异步复位
当TMS在连续五个TCK时钟周期内保持高时，TAP 控 制器（TAP controller)也会自动进入测试逻辑复位状态 （ Test-Logic-Reset）
INTEST, RUNBIST
IC厂商可以自定义Public or Private Instructions， Public Instructions的资料必须公开。
3.2 JTAG电路指令码
BYPASS: 全1，IC厂商可以再分配几个其它的binary code. EXTEST: 全0，IC厂商可以再分配几个其它的binary code. SAMPLE/PRELOAD, INTEST, RUNBIST, IDCODE, USERCODE: IC厂商自行分配binary code。
3.1 JTAG电路指令
必须提供的Public Instructions
BYPASS, SAMPLE/PRELOAD, EXTEST 如果有Device Identification Register，必须提供IDCODE； 如果是可编程IC，还要提供USERCODE。
可选的Public Instructions
1.2 使用JTAG的好处
缩短产品面世时间 降低测试成本 提高产品质量和可靠性 降低PCB成本
2.1 边界扫描器件的结构
2.2 边界扫描器件的结构
Data Registers
Design-Spec. Reg.
TDO TDI
T
TRST* A T
TMS
PA P
TCK
C
Device-ID Reg. BS Register
(0000000111), "& (0000001010), "& (0000001011)";
2 边界扫描器件
2.1 边界扫描器件的结构 2.2 测试存取通道 2.3 边界扫描寄存器单元结构 2.4 指令寄存器单元结构 2.5 TAP控制器 2.6 指令寄存器 2.7 数据寄存器组
3 测试指令
课程目录
4 主 要 应 用 (ICT)
4.1 TAPIT 4.2 BICT 4.3 VIT 4.4 VCCT 4.5 器 件 功 能 （ Intest） 测 试 4.9 PLD编 程
2.4 控制器的16位状态机
TRST=1
1 Test-Logic-reset
0
0
1 R un-test/Idle
Select-D R -Scan 1
1： TMS=1 0： TMS=0
0
1 C apture-D R
0
Shift-D R
0
1 1
Exit1-D R
0
Pause-D R 0
1 0
Exit2-D R
未分配的binary code表示BYPASS。
3.3 BSDL简单介绍
FPGA器件EP1C12F256的BSDL文件指令：
"BYPASS "EXTEST "SAMPLE "IDCODE "USERCODE "CLAMP "HIGHZ
(1111111111), "& (0000000000), "& (0000000101), "& (0000000110), "&
M
U
0
1D
X
1
C1
EN
Bypass Reg.(1 bit)
3
ClockDR ShiftDR
UpdateDR
Reset*
3 ClockIR
Shiftstruction Register
Select TCK Enable
2.3 TAP-Test Access Port