2011 BIT 存储器接口设计北京理工大学2011 BIT 存储器与CPU的连接一，存储器与CPU连接的问题1，存储器类型选择2，CPU总线负载能力3，地址分配和片选问题4，CPU与存储器的时序2011 BIT 二，地址译码确定存储芯片占据的地址范围。

一次地址译码包括片选译码和片内译码。

片选译码：选择一个存储芯片。

由高位地址信号和控制信号译码产生。

连到存储芯片的/CS脚。

片内译码：选择存储芯片内的存储单元。

由低位地址信号产生。

连到存储芯片的A0～An脚。

译码器——常用138译码器G 1 Y7G 2A Y6G 2B Y5Y4138 Y3C Y2B Y1A Y01，逻辑符号2，功能表G /G2A /G2BC B A /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y0≠1 0 0 ××× 1 1 1 1 1 1 1 1＝1 0 0 0 0 0 1 1 1 1 1 1 1 00 0 1 1 1 1 1 1 1 0 1…1 1 1 0 1 1 1 1 1 1 11，全地址译码——CPU的全部地址线都参与寻址特点：每个存储单元的地址是唯一的——无地址重叠。

片选译码：所有高位地址信号作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：低位地址信号连到存储芯片的A0～An脚。

存储芯片上的每一个存储单元在整个内存空间具有唯一的一个地址。

例：SRAM6264（8K ×8）与8086/8088连接片选译码：8086/8088的A19～A13作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：8086/8088的A0～A12连到存储芯片的A0～A12脚。

2，部分地址译码——CPU的部分地址线参与寻址，部分地址未用特点：有地址重叠区（每个存储单元有若干地址）。

片选译码：高位地址信号的一部分作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：低位地址信号连到存储芯片的A0～An脚。

存储芯片上的每一个存储单元在整个内存空间可能有几个地址。

该存储芯片的地址范围：A19～A13、A12～A0 1010111 xxxxxxxxxxxxx 1011111 xxxxxxxxxxxxx 1110111 xxxxxxxxxxxxx 1111111 xxxxxxxxxxxxx 即: AE000H~AFFFFHBE000H~BFFFFHEE000H~EFFFFHFE000H~FFFFFH3，线选译码——除用于存储器芯片寻址的地址线外，用剩余的某一条地址线作为存储器的片选控制信号CS特点：电路简单（不需要译码器）；有地址重叠区，地址不连续4，块地址译码块地址译码是部分地址译码和全地址译码之间的折衷方案，它将存储器空间分成许多块避免了部分译码不能充分利用存储空间的缺点。

这些存储器块有时候被称为页或bank 。

块地址译码的经典应用是将具有64K 存储空间分成16块，每块为4K 字节，这样只需利用A 12—A 15四根高阶地址线译码产生16个译码控制信号。

使用块地址译码的优点是某一设备所占用的存储空间不超过一块。

实际上，微处理系统常采用部分地址译码、全地址译码和块地址译码的组合。

2011 BIT 三，存储器扩展技术单个存储芯片的容量往往不能满足整机系统的内存要求。

这时就需要用多个存储芯片进行组合来进行扩充。

扩展分为位扩展、字扩展和字位扩展。

1，位扩展——存储芯片的单元数符合总线要求，但每个单元的位数（字长）不够。

扩展方法——将每个存储芯片的地址线和控制线全部并联在一起，它们的数据线分别接到数据总线的不同位上。

例：用2片4K ×4的芯片扩展成4KB的存储器2，字扩展——存储芯片的字位数符合总线要求，但单元数不够扩展方法——将每个存储芯片的地址线、数据线和控制线全部并联在一起，只将片选端分别引出到地址译码器的不同输出端，即用片选信号来区别各个芯片的地址。

例：用2片64K×8的芯片扩展成128KB的存储器该内存的地址范围是多少？3，字位扩展——存储芯片的字长和单元数都不够扩展方法——先进行位扩展，构成字长满足要求的模块，再用若干模块进行字扩展。

例：用Intel 2164 (64K ×1)扩展成128KB的内存下图中的扩展方法是选用8片2K×1位的存储芯片构成2K×8位的存储组(位扩展)，再用8个这样的存储组构成16K×8位的存储器(字扩展)，整个存储器共计用了64片2K×1位的存储芯片CSD 72K×8D 72K×8(2K×1)×8CS WE D 0D 1D 7A 0～A 13WEA 11～A 13D 0D 1Y 0Y 73-8译码器A 0～A 10CSD 72K×8D 72K×8(2K×1)×8CS WE D 0D 1CSD 72K×8D 72K×8(2K×1)×8CS WE D 0D 12011 BIT 四，CPU与存储器的连接数据线M/IO高位地址CPU（子系统）WRRD低位地址RAMCSWEOE芯片地址ROMCSOE芯片地址译码器ABDB2011 BIT1，CPU的低位地址接于存储器芯片地址，作为存储器单元地址；高位地址接于译码器，经译码后产生存储器片选信号CS。

2，CPU的数据线接于存储器的数据线，作为数据传送线。

3，CPU的WR接于存储器的WE，RD接于存储器的OE作为读写控制线；M/IO接于译码器，实现存储器寻址。

2011 BIT 8086最小模式信号连接2011 BIT 8088最大模式下的系统结构4，设计举例例1，设计8088的存储器系统，要求用2片8K×8的EPROM构成16KB的ROM区，地址为82000H～85FFFH；用1片8K×8的SRAM构成8KB的RAM区，地址为80000H ～81FFFH；用1片138译码器实现全译码方式。

设计步骤；（1）确定片内地址：ROM和RAM均为8KB芯片，需占用13条地址线（A 12～A0）；（2）确定138译码器的连接方式：剩余的7条地址线（A 19～A13）全部参加译码——全译码；A 19 A 18A17A16 A 15A14A 13 A 12A11…A0 选中的芯片及地址1 0 0 0 0 0 0 0 0 …0 RAM 80000H～1 0 0 0 0 0 0 1 1 … 1 81FFFH1 0 0 0 0 0 1 0 0 …0 ROM 82000H ～1 0 0 0 0 0 1 1 1 … 1 （1）83FFFH 1 0 0 0 0 1 0 0 0 …0 ROM 84000H ～1 0 0 0 0 1 0 1 1 … 1 （2）85FFFHG1G2A C B A 存储器地址D7～D0IO/MA19A18 CPU A17A16A15A14A13A12～A0WR G2B Y7G1Y6Y5G2A Y4138 Y3C Y2B Y1A Y0RAMCSWEROMCS（1）ROMCS（2）D7～D0IO/MA19A18 CPU A17A16A15A14A13A12～A0 RD WR G2B Y7G1Y6Y5G2A Y4138 Y3C Y2B Y1A Y0RAMCSWEOEROMCS（1）OEROMCS（2）OE2011 BIT 五，微机系统中的存储器分组1. 8086系统中的存储器连接特点：1）8086系统将1MB的存储空间分为2个512KB的存储体，一个存储体用A0作为片选控制，称为偶存储体，提供8086系统16位数据线的低8位数据；另一个存储体用BHE作为片选控制，称为奇存储体，提供高8位数据。

2）8086系统对存储器的数据操作既可以16位（字），也可以8位（字节）。

当进行16位数据读写时，若数据是对准的（从偶地址开始安排数据），则只需要1个总线周期完成；若数据未对准（从奇地址开始安排数据），则需要2个总线周期完成。

而进行8位数据读写时，每次均要1个总线周期。

图16位存储器接口结构0 0 0 0 0 H0 0 0 0 2 H···(偶体)F F F F C HF F F F E H 0 0 0 0 3 H0 0 0 0 1 HF F F F F H F F F F D H···(奇体)地址锁存器数据总线收发器8086A 0～A 19___BHED 0～D 15A 0A 1～A 19___BHE数据总线(16位)D 0～D 7D 8～D 15地址总线表选体信号A 0和BHE 的联合控制操作无操作11只访问奇体，读/写高8位数据01只访问偶体，读/写低8位数据10同时访问两个存储体，读/写16位数据00操作(读/写)BHE A 02. 32位微机系统中的存储器连接特点：4个字节构成一个字，分为4个存储体，由字节选通信号BE0#、BE1#、BE2#、BE3#进行选通图32位存储器接口结构0 0 0 03 H0 0 0 07 H BANK3(1GB)FF FFB HFF FFF H 地址锁存器数据总线收发器80386/80486A 2～A 31D 0～D 31___BE 3数据总线(32位)D 15～D 8D 7～D 0地址总线0 0 0 02 H0 0 0 06 H BANK2(1GB)FF FFA HFF FFE H 0 0 0 01 H0 0 0 05 H BANK1(1GB)FF FF9 HFF FFD H 0 0 0 00 H0 0 0 04 H BANK0(1GB)FF FF8 HFF FFC H D 31～D 24D 23～D 16___BE 3___BE 2___BE 1___BE 0___BE 2___BE 1___BE 0。