2.2.2 组合逻辑电路的分析
1.分析步骤
分析组合逻辑电路一般是根据给出的逻辑电路图,通过分析总结出它的逻辑功能。

当输入不变时,具体的步骤通常如下:
① 根据给定的逻辑电路，写出输出函数的逻辑表达式；
② 逻辑式化简；
③ 根据已化简后的逻辑表达式，列出真值表；
④ 根据逻辑表达式或真值表，判断电路的逻辑功能。

2.2.3 门（SSI ）级组合逻辑电路的设计
1. 设计步骤
用逻辑门设计组合逻辑电路时， 一般需要经过与分析过程相反的以下四个步骤:
① 根据给定的逻辑功能，确定输入与输出信号之 间的逻辑关系；
② 列出待设计电路的真值表，画出卡诺图；
③ 求出函数的最简表达式；
④ 根据最简函数式，画出电路图。

注：在设计组合逻辑电路时，一般常用器件有：与非门､或非门､与或非门､异或门。

通常我们由卡诺图化简得到最简的“与-或”式，当你选定器件后，你存在着转化的问题。

【例3】设计三人表决电路（A 、B 、C ）。

每人一个按键，如果同意则按下，不同意则不按。

结果用指示灯表示，多数同意时指示灯亮，否则不亮。

第一步 首先指明逻辑符号取“0”、“1”的含义。

三个按键A 、B 、C 按下时为“1”，不按时为“0”。

输出是F ，多数赞成时是“1”，否则是“0”。

第二步 根据题意列出逻辑状态表。

(1) 若用与或门实现
(2) 若用与非门实现
A
B
C F
CA BC AB F ++=CA BC AB F ++=CA BC AB ++=CA
BC AB ⋅⋅=
2.2.4 逻辑门多余输入端的处理
当设计过程中逻辑门有多余输入端时，一般可按照以下方法进行处理：
① 与门、与非门的多余输入端可接到逻辑1所对应的电平上， 或和使用的“与”输入端接到一起；
② 或门、 或非门的多余输入端可接到逻辑0所对应的电平上， 或和使用的“或”输入端接到一起；
③ 与或非门与项多余输入端的处理方法和与门、与非门相同， 但多余的与项至少应有一个输入端接到逻辑0所对应的电平上， 或完全和使用的与项并联；
2.2.4 逻辑门多余输入端的处理
当设计过程中逻辑门有多余输入端时，一般可按照以下方法进行处理：
① 与门、与非门的多余输入端可接到逻辑1所对应的电平上， 或和使用的“与”输入端接到一起；
② 或门、 或非门的多余输入端可接到逻辑0所对应的电平上， 或和使用的“或”输入端接到一起；
③ 与或非门与项多余输入端的处理方法和与门、与非门相同， 但多余的与项至少应有一个输入端接到逻辑0所对应的电平上， 或完全和使用的与项并联；
2.3.2 模块级电路分析
1. 分析方法
① 能写出给定逻辑电路的输出逻辑函数表达式时，尽量写出表达式，然后列出真值表，判断电路的逻辑功能；
② 不能写出表达式、但能根据模块的功能及连接方法列出电路的真值表时，尽量列出真值表，从真值表判断电路的逻辑功能；
③ 既不能写出逻辑表达式、也不能列出真值表时，可根据所使用模块的功能及连接方法，通过分析和推理，判断电路的逻辑功能。

2) 卡诺图法
所谓卡诺图法，就是利用卡诺图来确定数据选择器的地址选择变量和数据输入变量，最后得出实现电路。

其实现步骤如下：
F
①将卡诺图画成与数据选择器相适应的形式。

数据选择器有几个地址选择码输入端，逻辑函数的卡诺图的某一边就应有几个变量，且就将这几个变量作为数据选择器的地址选择码。

②将要实现的逻辑函数填入卡诺图并在卡诺图上画圈。

由于数据选择器输出函数是与或型表达式且包含地址选择码的全部最小项，因此化简时不仅要圈最小项，而且还只能顺着地址选择码的方向圈，保证地址选择变量不被化简掉。

③读图。

读图时，地址选择码可以不读出来，只读出其它变量的化简结果，这些结果就是地址选择码所选择的数据输入D的值。

地址选择码与数据输入D之间的对应关系是: 将地址选择码
的二进制数化为十进制数，就是它所选择的数据输入D的下标。

④根据地址选择码和数据输入值，画出用数据选择器实现的逻辑电路。

需要说明的是，当读出的数据输入D的表达式包含两个或更多个变量时，需要在数据选择器的基础上外加逻辑门才能实现。

但要注意尽可能不加门或少加门。

此外，如果数据选择器有使能端，使能端也要注意正确连接，以便使数据选择器处于工作状态。

与组合逻辑电路相比，时序逻辑电路具有以下两个特点：
①结构上存在输出到输入的反馈通道，且有存储器件；
②因为有存储器件，所以电路具有记忆功能。

如果仅就输入输出关系来看，也可以说时序逻辑电路具有一个特点，即电路在任何时刻的输出不仅和该时刻的输入有关，而且和过去的输入也有关系。

1.同步时序电路和异步时序电路
按照电路中状态改变的方式来分，时序逻辑电路可以分为同步时序电路和异步时序电路两大类。

同步时序电路:凡是有一个统一的时钟脉冲信号CP，存储电路中各触发器只在时钟脉冲CP 作用下才可能发生状态转换的时序逻辑电路称为同步时序电路。

异步时序电路:没有统一的时钟脉冲信号，存储电路中各触发器(或延迟元件)状态变化不同步的时序逻辑电路则称为异步时序电路。

２. 米里型电路和摩尔型电路
按照输出变量是否和输入变量直接相关来分，时序逻辑电路又可以分为米里（Mealy）型电路和摩尔（Moore）型电路两类。

米里型:输出与输入变量有关的时序逻辑电路称为米里型电路，它的输出与现态和输入的函数相关。

2) 非2n进制异步计数器的构成方法
非2n进制异步计数器有两种构成方法，一种称为阻塞反馈法，一种称为脉冲反馈法。

此处仅介绍脉冲反馈法中最简单的异步清0-置1法，该方法按照下面步骤连接电路。

①首先按照前述方法构造一个满足2n-1＜M＜2n的2n进制异步加法或减法计数器，其中M为待设计的计数器的进制数或模数。

②如果是加法计数器，则遇状态M异步清0，使计数器跳过后面的2n-M 个状态。

具体连接方法是：将M化为n位二进制数，将其中为1的触发器的Q端“与非”后
接到各触发器的异步清端上，电路即构造完毕。

此处的与非门称为识别门。

③如果是减法计数器，则遇全1状态异步置M-1 状态，使计数器跳过后面的2n-M 个状
态。

具体连接方法是: 将M-1化为n位二进制数，将其中为1的触发器的端及为0的
触发器的端连到一个与非门的输出端，各个触发器的Q端作为该与非门的输入，电路即构造完毕。

4位二进制同步可预置加法计数器74163
使用方法
从功能表可见，74163具有同步清0、同步置数、同步计数和状态保持等功能，是一
种功能比较全面的MSI同步计数器。

使用74163的复位和置数功能，可以方便地构成任意进制计数器。

1) 反馈清0法构成M进制计数器
因为74163是同步清0，因此反馈识别门的连接关系与7490有所不同。

7490是遇状
态M立即清0，74163是遇状态“M-1”时下一个CP脉冲清0。

当74163到达状态“M-1”时，反馈识别门输出0，但必须等到下一个CP脉冲到来时才能将计数器复位，因此状态“M-1”是稳定状态，计数器输出波形不会出现毛刺。

74192注意：加法计数时，CPU输入计数脉冲，而CPD必须维持逻辑1；减法计数时，CPD
输入计数脉冲，而CPU必须维持逻辑1。

此外，异步清0控制信号CLR的优先权比置数控制信号LD的高。

2. 使用方法
74192有清0和置数功能，因此同样可以使用反馈清0法或反馈预置法来构成任意进制
计数器。

1) 反馈清0法构成M进制计数器
74192是异步清0，使用反馈清0法构成加法计数器的方法与7490相同，即遇M清
0。

构成减法计数器时，使用0和后面M-1个状态构成计数循环，遇10-M状态清0。

4.1.1 触发器级电路分析
要确定一个用触发器构成的同步时序电路的功能，通常需要经过以下几个分析步骤：
①根据给定电路写出输出方程组、激励方程组和次态方程组；
②根据上述三个方程组列出电路的状态表；
③根据状态表画出电路的状态图，必要时还可画出电路的工作波形；
④根据状态图（或状态表、工作波形）确定电路的逻辑功能。

4.2 触发器级同步时序电路设计
(1) 导出原始状态图或状态表。

(2) 状态化简。

（3）状态分配。

(4) 触发器选型。

(5) 导出输出和激励函数表达式。

(6) 检查多余状态，打破无效循环。

(7) 画电路图。

4.3.2 基于移位寄存器的电路设计
用MSI移位寄存器作为存储器件设计同步时序逻辑电路时，其步骤也与前面介绍的触
发器级电路设计基本相同，不同之处主要在于以下两个方面：
①当移位寄存器模块的状态数不少于原始状态表的状态数时，不必进行状态化简。

这不仅没有增加硬件成本，而且可以保持原始状态表中各个状态的清晰含义。

②状态分配时要充分考虑到移位寄存器模块的状态变化规律，尽量使用移位寄存器的
移位功能实现电路的状态转换，以减少辅助器件的数目。