综合
向Foundry提供 逻辑网表
布局布线
网表
逻辑模拟
逻辑图
掩膜版图 生成延迟
版图检查/网表和参数 文件
后仿真
提取/网表一致性检查
产生测试向量
制版/流片 /测试/封装
门阵列设计过程
门阵列方法的设计特点：设计周期短，设计成本 低，适合设计适当规模、中等性能、要求设计时 间短、数量相对较少的电路
不足：设计灵活性较低；门利用率低；芯片面积 浪费
集成电路芯片设计过程框架
否
From 吉利久教授
引言
半导体器件物理基础：包括PN结的物理机制、双极管、 MOS管的工作原理等
器件
小规模电路
大规模电路
超大规模电路
甚大规模电路
电路的制备工艺：光刻、刻蚀、氧化、离子注入、扩散、 化学气相淀积、金属蒸发或溅射、封装等工序
集成电路设计：另一重要环节，最能反映人的能动性
版图设计
功能描述与逻辑描述
功能图 逻辑图 电路图 符号式版图, 版图
举例：x=a’b+ab’；CMOS与非门；CMOS反相器版图
什么是版图？一组相互套合的图形，各层版图相 应于不同的工艺步骤，每一层版图用不同的图案 来表示。
版图与所采用的制备工艺紧密相关
设计流程
理想的设计流程(自顶向下：TOP-DOWN）
算法级：包含算法级综合：将算法级描述转换到 RTL级描述
综 合： 通过附加一定的约束条件从高一级设 计层次直接转换到低一级设计层次的过程
逻辑级：较小规模电路
实际设计流程
系统功能设计
输出：语言或功能图 软件支持：多目标多约束条件优化问题
无自动设计软件 仿真软件：VHDL仿真器、Verilog仿真器
集成电路
设计与制造的主要流程
集成电路设计与制造的主要流程框架
系 统 需 求 设计
掩膜版
芯片制造 过程
芯片检测
封装 测试
单晶、外 延材料
集成电路的设计过程：
设计创意
功能要求
+ 仿真验证
行为设计（VHDL） 否
行为仿真
是
综合、优化——网表
否 时序仿真
是 布局布线——版图
—设计业—
后仿真 是
Sing off
VDD Vss
专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）
针对某一应用或某一客户的特殊要求设计的集成电路
批量小、单片功能强：降低设计开发费用
主要的ASIC设计方法：
门阵列设计方法：半定制
标准单元设计方法：定制
掩膜版方法
对于一个特殊结构的门阵列母片，片上晶体管和 逻辑门之间都有电学连接，用专门的激光扫描光 刻设备切断不需要连接处的连线，实现ASIC功能。
只需一步刻铝工艺，加工周期短；
采用激光扫描曝光，省去了常规门阵列方法中的 制版工艺。但制备时间较长。
一般用于小批量(200～2000块)ASIC的制造
作业：
1.试述带单元库的数字集成电 路的典型设计流程。
件来完成设计 各级设计需要验证
典型的实际设计流程
1、系统功能设计
目标：实现系统功能，满足基本性能要求 过程：功能块划分，RTL级描述，行为仿真
功能块划分
RTL级描述（RTL级VHDL、Verilog)
RTL级行为仿真：总体功能和时序是否正确
功能块划分原则：
既要使功能块之间的连线尽可能地少，接口清 晰，又要求功能块规模合理，便于各个功能块 各自独立设计。同时在功能块最大规模的选择 时要考虑设计软件可处理的设计级别
主要内容
IC设计特点及设计信息描述 典型设计流程 典型的布图设计方法及可测性设计技术
设计特点和设计信息描述
设计特点(与分立电路相比) 对设计正确性提出更为严格的要求 测试问题 版图设计：布局布线 分层分级设计(Hierarchical design)和模块化设计
✓ 高度复杂电路系统的要求 ✓ 什么是分层分级设计？ 将一个复杂的集成电路系统的设计问题分解为复杂性较低的设 计级别，这个级别可以再分解到复杂性更低的设计级别；这样 的分解一直继续到使最终的设计级别的复杂性足够低，也就是 说，能相当容易地由这一级设计出的单元逐级组织起复杂的系 统。一般来说，级别越高，抽象程度越高；级别越低，细节越 具体
门海设计技术：一对不共栅的P管和N管组成的基 本单元铺满整个芯片，布线通道不确定（可将基 本单元链改成无用器件区走线），宏单元连线在 无用器件区上进行
门利用率高，集成密度大，布线灵活，保证布线 布通率
仍有布线通道，增加通道是单元高度的整数倍， 布线通道下的晶体管不可用
激光扫描阵列：特殊的门阵列设计方法
版图设计过程 大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning)工具
布局布线工具（place&route） 布图规划：在一定约束条件下对设计进行物理划分，并初步确定
芯片面积和形状、单元区位置、功能块的面积形状和相对位置、 I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分 布
布图设计方法（布图风格划分）
全定制设计方法、半定制设计方法、可编程逻辑
器件以及基于这些方法的兼容设计方法
设计方法选取的主要依据：设计周期、设计成本、
芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等
最主要的：设计成本在芯片成本中所占比例
芯片成本CT：
CT
CD V
CP yn
小批量的产品：减小设计费用； 大批量的产品：提高工艺水平，减小芯片尺寸， 增大圆片面积
实际设计流程
2、逻辑和电路设计
概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组 成的逻辑或电路结构
过程： A.数字电路：RTL级描述
逻辑综合(Synopsys,Ambit)
逻辑网表
逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进行
逻辑模拟
电路实现（包括满足电路性能要求的电路结构 和元件参数)：调用单元库完成；
软件支持：成熟的CAD工具用于版图编辑、人机交 互式布局布线、自动布局布线以及版图检查和验证
设计规则
IC设计与工艺制备之间的接口
制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽 度的偏差和不同层版套准偏差可能带来的问题，尽可能地提 高电路制备的成品率
什么是设计规则？考虑器件在正常工作的条件下，根据实 际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品 率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸 的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等 规则，分别给出它们的最小值，以防止掩膜图形的断裂、连 接和一些不良物理效应的出现。
（3）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上： 小功能块到大功能块）
版图验证与检查
✓ DRC：几何设计规则检查
✓ ERC：电学规则检查
✓ LVS：网表一致性检查
✓ POSTSIM：后仿真（提取实际版图参数、电阻、电 容，生成带寄生量的器件级网表，进行开关级逻辑模 拟或电路模拟，以验证设计出的电路功能的正确性和 时序性能等)，产生测试向量
从层次和域表示分层分级设计思想
域：行为域：集成电路的功能
结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理
特性的具体实现
层次：系统级、算法级、寄存器传输级(也称
RTL级)、 逻辑级与电路级
系统级 算法级 RTL 级 逻辑级
行为、性 CPU、存储 芯片、电路 能描述 器、控制器 板、子系统
结合具体的电路，具体的系统，设计出各种各样的电路
掌握正确的设计方法，可以以不变应万变， 随着电路规模的增大，计算机辅助设计手段 在集成电路设计中起着越来越重要的作用
引言
什么是集成电路？(相对分立器件组成的电路而言)
把组成电路的元件、器件以及相互间的连线放在单 个芯片上，整个电路就在这个芯片上，把这个芯片 放到管壳中进行封装，电路与外部的连接靠引脚完 成。
主要是布局布线过程
布局：将模块安置在芯片的适当位置，满足一定目标 函数。对级别最低的功能块，是指根据连接关系，确 定各单元的位置，级别高一些的，是分配较低级别功 能块的位置，使芯片面积尽量小。
布线：根据电路的连接关系（连接表）在指定区域 （面积、形状、层次）百分之百完成连线。布线均匀， 优化连线长度、保证布通率。
母片半定制技术
门阵列结构
单元区结构： 举例：六管CMOS单元 由该结构实现三输入或非门
输入/输出单元：芯片四周 举例：图5.16，输入、输出、电源
输入保护(防止栅击穿)：嵌位二极管、保护电阻 输出驱动：宽长比大的器件（梳状或马蹄状）
Foundry
设计中心
寄存器传输 级行为描述
行为仿真
单元库
全定制设计
版图设计时采用人工设计，对每个器件进行优化， 芯片性能获得最佳，芯片尺寸最小
设计周期长，设计成本高，适用于性能要求极高 或批量很大的产品，模拟电路
符号式版图设计：用一组事先定义好的符号来表 示版图中不同层版之间的信息，通过自动转换程 序转换 举例：棍图：棍形符号、不同颜色
不必考虑设计规则的要求；设计灵活性大 符号间距不固定，进行版图压缩，减小芯片面积
等 I/O 算法 硬件模块、 部件间的物
数据结构 理连接 状态表 ALU、寄存 芯片、宏单
器、 MUX 元 微存储器 布尔方程 门、触发器 单元布图
电路级 微分方程 晶体管、电 管子布描述 (如VHDL语
言、Verilog语言等)
功能设计
设 逻辑设计
计
电路设计