【解】 h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 ta=htc+(1-h)tm =0.95×50+0.05×250=60ns 效率e＝50/60=0.833
二、主存与cache的地址映射
1.全相联映射方式
比较
2.直接映射方式
3.组相联映射方式
i=j mod m

8位 14位
2位
习题15（变换一下）假设主存容量16M＊32位，cache容量 64K*32位。主存与cache之间以每块4*32位大小传送数据， 请确定全相联映射方式的有关参数，并画出主存地址格式。 当CPU给出一访问 内存的地址…




主存16M＊32位 （24位地址） 每块4*32位 则主存有4M块 Cache 64k＊32位 每行4*32位 则Cache有16K行 主存地址(24) 块号＋字 22位＋2位 Cache的CAM容量 214行*22位


存储元-带浮空栅 当G1有电子积累时， MOS管的开启电压 变高，即使G2加高 电平，仍不导通， “0”，反之“1” 写入(25V脉冲) 紫外线擦除
EPROM实例：2716
工作时为只读
EEPROM-电擦除可编程



存储元-浮空栅 写入与擦除均用电 (20V脉冲) 允许改写上千次，数 据可存储20年以久
二.FLASH存储器
有可能使现有的存 储体系发生一次革 命性的变化
P86，表3.3
•闪速存储器的基本存储元：EPROM 增 加了电写入和编程次数能力的设计
•优点：
•在线读写（高速度）
•高密度
•永久存储
复习
1. 2.
3.
简述ROM的类别，每类ROM的特性 判断：ROM的特点是只能读出数据，不 能写入数据 简述闪速存储器的优点

习题15. 假设主存容量16M＊32位，cache容量64K*32 位。主存与cache之间以每块4*32位大小传送数据，请确 定直接映射方式的有关参数，并画出主存地址格式。 CPU给出一访问 内存的地址…




答案总结 1.有关参数 主存块数 4M m=16K，w=2 r=14，s-r=8, s=22 CAM容量 214行*8位 2.主存地址格式
3.二模块交叉存储器举例
三、相联存储器：按内容访
用于虚拟存储 器中存放分段 表、页表和快 表；在高速缓 冲存储器中， 相联存储器作 为存放cache的 行地址之用。
小结
3.5 并行存储器
•双端口存储器
•冲突与不冲突 •多模块交叉存储器-用 地址低位作模块选择 •思考，P102，8
3.6 cache存储器
3.4 只读存储器和闪速存储 器

一、只读存储器ROM 分类：

掩膜ROM 可编程ROM：一次编程PROM，多次编程 EPROM和EEPROM
1.掩膜ROM

存储内容固 定(出厂时)
2.可编程ROM

有PROM、EPROM、EEPROM
PROM一次编程，不能修改
EPROM-光可擦除可编程

习题15（再变换一下）假设主存容量16M＊32位，cache容量 64K*32位。主存与cache之间以每块4*32位大小传送数据， 请确定组相联映射方式的有关参数，并画出主存地址格式。 当CPU给出一访问 还缺少一参数：设8组相联 主存16M＊32位 内存的地址… （24位地址） 每块4*32位 则主存有4M块 Cache 64k＊32位 每行4*32位 则Cache有16K行 每8行为一组，有2K组 主存地址(24) Tag+组号＋字 11位＋11位＋2位 Cache的CAM容量 8＊211行*11位
Pentium 4的cache组织




386,486,P1 2 3 4(P100读) 内部三级 cache 乱序执行微 指令 中间结果存 入寄存器
CPU内
小结：

一、基本原理 二、主存与cache的地址映射 三、替换策略 与cache的组织方式相关 四、cache的写操作策略 五、思考：P102,9-15
3、cache的命中率


h= Nc/(Nc+Nm) 则cache/主存系统的平均访问时间ta为： ta=htc+(1-h)tm 目标是Ta接近Tc,硬件代价最小 访问效率 e=tc/ta
例6. CPU执行一段程序时，cache完成存取的次数为 1900次，主存完成存取的次数为100次，已知cache 存取周期为50ns，主存存取周期250ns，求cache/主 存系统的效率和平均访问时间。
3.5 并行存储器-办法
一、双端口存储器：同一个存储器
具有两组相互独立的读写控制线路
双端口存储器冲突问题


当两个端口的地址不相同时，在两个端口 上进行读写操作，一定不会发生冲突。 当两个端口同时存取存储器同一存储单元 时，便发生读写冲突。
二、多模块交叉存储器－顺序、交叉
2.多模块交叉存储器的基本结 构 （四模块）
三、替换策略

为什么要有替换策略，目标是什么？ 与cache的组织方式相关(p98) 1.最不经常使用（LFU）算法 2.近期最少使用（LRU）算法 3.随机替换
四、cache的写操作策略

写回问题是什么问题？

写回代价与数据一致性



1.写回法-命中、未命中 2.全写法-命中、未命中 3.写一次法-第1次命中时，写回主存
连续读取x个数据时
【例4】 设存储器容量为32字，字长64位，模块数m=4。 存储周期T= 200 ns，数据总线宽度为64位，总线传送周 期τ=50ns。 若连续读出4个字，问顺序存储器和交叉存储 器的带宽各是多少? 顺序存储器和交叉存储器连续读出m=4个字的信息总 量都是：q=64位×4=256位 顺序存储器和交叉存储器连续读出4个字所需的时间分 别是： t2=mT=4×200ns=800ns; t1=T+(m-1)=200ns+3×50ns=350ns 四次顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256÷(8×10-7)=32×107［位/s］; W1=q/t1=256÷(35×10-7)=73×107［位/s］
其它习题13. 14.
习题15. 假设主存容量16M＊32位，cache容量64K*32 位。主存与cache之间以每块4*32位大小传送数据，请确 定直接映射方式的有关参数，并画出主存地址格式。




主存16M＊32位 （24位地址） 每块4*32位 则主存有4M块 Cache 64k＊32位 每行4*32位 则Cache有16K行 主存地址(24) Tag＋行号＋字 8位＋14位＋2位 Cache的CAM容量 214行*8位


一、基本原理 1.cache是高速缓冲存储器，是主存与CPU之 间的缓存。 匹配速度 二级cache Cache的功能全部

由硬件实现

其中有什么问题要讨论： 命中率 地址映射 替换策略 2、cache的基本原理 写策略



Cache与主存划分相 同大小的块 CPU与cache之间的 数据交换是以字为 单位，而cache与主 存之间的数据交换 是以块为单位。 CAM中存放已在 CACHE中内容的地 址