3、化简方法
a、观察法 对于上例将（A， Q X
C）代以A，（B，D） A 代以B，而E本身就是 B 最大等价类保留不变， 则可将上述的五个状 态化简为三个状态的 E 状态表
Qn+1/Z
0
1
B/0 A/0 E/1 A/0
E/1 E/0
2020年4月27日星期一
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状态化简（8）
b、隐含表化简法 隐含表的构成
2020年4月27日星期一
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状态化简（2）
b、等价状态的传递性：若SA和SB，等价， SB
和SC等价，则定有SA和SC等价，
记作
（SA，SB），（SB，SC） （SA，SC）
c、最大等价类：等价状态的集合。
如上述SA，SB， SC，是三个都相互等价的状态， 若再无其它状态与此三个状态等价，则此三个
原始状态图及表
选择触发器
状态化简
冗余状态检查
状态分配
2020年4月27日星期一
画出逻辑电路图
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设计步骤的解说（1）
逻辑要求 将实际问题提炼为同步时序逻辑命题。
原始状态图及表
将逻辑命题转换成状态转换图或状态转 换表,关键是明确输入条件和输出要求，确定 输入变量、输出变量和符号。
2020年4月27日星期一
电路处在状态3，若AiBi=00或11，则电路
返回状态1；若 AiBi=10，则电路应进入状态2；
若AiBi=01，电路仍处在状态3。
2020年4月27日星期一
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建立原始状态图
AiBi/Zi
00/00 11/00
10/10 00/00
11/00
1 01/01
00/00 11/00
2 10/10
2020年4月27日星期一
化简后的状态表称为最小化状态表。
2020年4月27日星期一
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状态化简（1）
在讨论完全给定同步时序电路的化简方法 之前，先介绍几个在化简中用到的概念。
完全给定同步时序电路是指状态表中的所
有次态和输出都是确定的。
1、几个概念
a、等价状态：若两个状态SA、SB，对任意的 输入序列都有相同的输出序列，则称状态SA、 SB是“等价”的，记作（SA，SB）。
10/10 01/01
3 01/01
7
建立原始状态表
Qn+1/Z
Q AiBi 00
01
10
11
1
1/00 3/01 2/10 1/00
2
1/00 3/01 2/10 1/00
3
2020年4月27日星期一
1/00
3/01
2/10
1/00
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设计步骤的解说（2）
状态化简
在建立原始状态图也就是在分析问题的过 程中，可能引入多余的状态。而状态数的增多， 就使电路中存储元件和门电路的数量增多。因 此，总希望在完成预期逻辑功能的条件下，尽 可能使多余的状态从状态图及表中去掉，使设 计出的电路简单、经济、亦更可靠。这一过程 比较输入四种数据的情况
电路处在状态1， 若AiBi=00或11，则电路 仍处在状态1；若AiBi=10，电路应进入状态2；
若AiBi=01，电路应进入状态3。
电路处在状态2，若AiBi=00或11，则电路 返回状态1；若 AiBi=10，则电路仍处在状态2； 若AiBi=01，电路应进入状态3。
2020年4月27日星期一
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状态化简（4）
a、当状态SA和SB，对所有输入变量的全部一 位信息的组合，都有相同的输出，且次态也相
同，则SA和SB等价。
Qn+1/Z
QX 0
1
状态A与状
A A/0 D/1 B A/0 D/1
态B等价
C D/0 D/1
D B/1 2020年4月27日星期一
C/1
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状态化简（5）
3
建立原始状态图及表的例题
例一：建立模六加一计数器的原始状态图及表
解：模六加一计数器即有六个状态，这里不需
要输入变量，可以直接在时钟脉冲下工作。每
六个时钟脉冲，输出产生一个进位信号。
/Z
clk
Q
Qn+1
Z
/0
/0
1
0
1
0
1
2
3
2
1
2
0
3
2
3
0
/1
/0 4
3
4
0
/0
/0
5
4
5
0
6
5
4
6
5
0
1
2020年4月27日星期一
§6-4 时序逻辑电路的设计方法
时序逻辑电路设计的任务是得出实现给定 逻辑功能的时序电路。
是电路分析的逆过程，通常设计较分析复 杂一些，而时序电路的设计比组合电路的设计 更复杂。
本课程仅以同步时序电路为例介绍它们的 设计过程。
2020年4月27日星期一
1
§6-4-1 同步时序逻辑电路的设计方法
用SSI来设计同步时序电路的步骤 逻辑要求
则SA和SB等价。
状态A和C等价要看状
QX
A B
Qn+1/Z
0
1
B/0 C/0 E/1 C/0
态B和D是否等价而B 和D等价又要看A和C 是否等价，则为次态
C D/0 A/0 循环，故有（A，C）
D E/1 E E/1 2020年4月27日星期一
A/0 E/0
（B，D）分别等价。 15
状态化简（7）
五变量隐含表如右 原则
缺头少尾
2020年4月27日星期一
B C D E
A BCD
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状态化简（9）
隐含表化简方法
顺序比较
将各状态两两用前面的两个条件进行比较， 若等价则用“”标出，否则用“”标出。对 输出相同，次态不相同，又不交错的，将次态 填入隐含表相应的方格内。
b、当状态SA和SB，对所有输入变量的全部一 位信息的组合，都有相同的输出，且次态交错，
或次态就是现态，则SA和SB等价。
Qn+1/Z
QX 0
1
状态A与状态B等价
A B/0 C/1
B
A/0 C/1
状态C与状态D等价
C C/1 B/0
D D/1 2020年4月27日星期一
B/0
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状态化简（6）
c、当状态SA和SB，对所有输入变量的全部一 位信息的组合，都有相同的输出，且次态循环，
状态的集合（ SA，SB， SC）就是一个最大等 价类。
每一个最大等价类，都可以合并为一个状态。
2020年4月27日星期一
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状态化简（3）
2、等价状态的判断
一位信息判断准则
若输入为一个变量，所有的一位信息是0，1。
若输入为两个变量，所有的一位信息是00，01， 10，11。
若输入为三个变量，所有的一位信息是000， 001，010，011，100，101，110，111。
4
例二：设计一个比较器，用于比较两个串行二 进制数A、B的大小。二进制数由低位向高位按 时钟节拍逐位输入，即来一个时钟，A、B各进 入一位Ai、和Bi。试建立其原始状态图及表。
解：两数比较有三种情况
A=B 设为状态1；输出Z=00
A>B 设为状态2；输出Z=10
A<B 设为状态3；输出Z=01
输入有四种情况即AiBi分别为00、01、10、11。