带入延迟公式可得，反相器链的延迟
t p N t p 0 (1
N
F

) 5 70 ps (1
5
2000 ) 1960 ps 2ns 1
c． 方法 a 的延迟时间
t p t p 0 (1
j 1
N
C g , j 1
C g , j
) t p 0 (1
解：VGS=VDS=2.5V，管子工作在饱和区。 栅沟电容 CGC=W*L*Cox=0.36um*0.24um*6fF/um2=0.52fF 栅与源漏区的交叠电容 Cov=CGSO=CGDO=W*Co=0.36um*0.31fF/um=0.11fF 栅电容 CG=CGC+2Cov=0.52 fF +2*0.11 fF=0.74fF 栅源电容 CGS=2CGC/3+Cov=2*0.52fF/3+0.11=0.46fF 栅漏电容 CGD=Cov=0.11fF 管子的源区和衬底都接地，所以源衬底扩散结处于零偏状态。有 Cs,bottom=W*LD*Cj0=0.36um*0.625um*2fF/um2=0.45fF Cs,sw=(W+2LD)*Cjsw0=(0.36um+2*0.625um)*0.28um/fF=0.45fF CSB= Cs,bottom + Cs,sw =0.45fF+0.45fF=0.9fF 管子的漏区接 2.5V，衬底接地，所以漏衬底扩散结处于反偏状态。有 CD,bottom=W*LD*Cj0/(1-VD/φ b)mj =0.36um*0.625um*2(fF/um2)/[1-(-2.5V)/0.9V]0.5 =0.23fF CD,sw=(W+2LD)*Cjsw0/(1-VD/φ bsw)mjsw =(0.36um+2*0.625um)*0.28(um/fF)/[1-(-2.5V)/0.9]0.44 =0.25fF CDB= CD,bottom + CD,sw =0.23fF+0.25fF=0.48fF
b． 有效负载电容的计算结果与例 5.4 类似，因为器件沟道尺寸几乎相等，所以计算得到的 电容值也在相同数量级。考虑到 pmos 尺寸较例 5.4 中稍大，所以计算得到的电容也会 稍大一些。这里需要注意的是，由于输出由低到高和由高到低的转换中电压的差异，需 要计算两个电容。 c． 假设负载电容是 6.5fF，那么可以计算上升和下降的延迟时间
' kP (
1 1 VT , N VDSAT , N r VDD VT , P VDSAT , P 2 2 VM 1 r 1 1 0.4V 0.63V 1.38 [2.5V 0.4V 1V ] 2 2 1 1.38 1.23V
习题 7
解： a． VSB=0，不考虑衬偏效应。
r
k PVDSAT k N VDSAT
1.25m W 30A V 2 (1V ) ) P VDSAT , P 0.25m L 1.38 0.375m ' W kP ( ) P VDSAT , P 115A V 2 (0.63V ) L 0.25m
d． N 级反相器链，仅考虑负载电容充放电消耗的能量。其中，第 i 级反相器消耗的电源能 量
2 Ei CiVDD f 01
其中，Ci 是每个节点的电容，在反相器输入端是反相器的栅电容，在末级反相器输出端 是负载电容 反相器链消耗的能量
2 2 2 E Ei (CiVDD f 01 ) VDD f 01 Ci VDD fP 01 Ci i 1 i 1 N 1 N 1
习题 1 习题 2 习题 3
试证明 1 阶 RC 网络的传播延时等于 0.69τ 。 计算反相器在一个时钟周期内，从电源消耗的能量和负载电容消耗的能量。 如图反相器链，画出图中各个节点一个周期的波形。
习题 4 估算宽长比为 10:1 的 NMOS 在以下两种情况下，漏源间电阻大小。
习题 5 以表 3.5 数据为例，估算 W/L=0.36um/0.24un，LD=LS=0.625um，NMOS 在以下情况 的栅源、栅漏、源衬底和漏衬底结电容。
解： A） 如表 4.2，对于 5mm 长 3um 宽的多晶硅导线，集总电容 Cwire=Cpp+Cfringe =W*L*Carea+2*L*Cfringe =3um*5*103um*88aF/um2+2*5*103um*54aF/um =1320fF+540fF =1860fF 不考虑导线电阻和电感， 则驱动器 S 端看到的是各段多晶硅导线的集总电容以及导线末 端的负载电容，所有电容是并联的。可得 Cload= Cwire +Cext = 7*1860fF+4*100fF =13420fF 由电容特性 iC = C*dV/dt 可得 iC = 13420fF*2.5V/5ns =6.71mA B） 如表 4.5，多晶硅的方块电阻是 150~200Ω /□，硅化多晶硅的方块电阻是 4~5Ω /□，为 了减小导线的寄生电阻，这里采用硅化多晶硅作为互连线。对于 5mm 长 3um 宽的多晶 硅，集总电阻为 Rwire = (L/W)*R□ = (5mm/3um)*4.5Ω /□ = 7500Ω 用π 网络模拟该时钟网络，可得
解： 电路的电气努力 F =CL/Cg,1=64 电路的逻辑努力 G=g1g2g3=1*1*1=1 电路的分支努力
B bj
j

j 1
3
Conpath , j Coffpath , j Conpath , j
1 3 1 3 1 1 1 4 4 1 16
电路的路径努力 H=GFB=1*64*16=1024 逻辑门的门努力 h N H 3 1024 10 第一级反相器的电气努力 f1=h/g1=10/1=10 第二级反相器的电气努力 f2=h/g1=10/1=10 第三级反相器的电气努力 f1=h/g1=10/1=10 假设第一级反相器尺寸是最小尺寸反相器的 s1 倍，那么 第二级反相器的尺寸 s2
习题 6 如图所示时钟分布网络。相邻节点之间导线长 5mm，宽 3um，采用多晶硅实现。导 线末端负载电容 100fF。 A） 对于 5V 电源，从源端到末端的最大延迟 5ns 的要求，计算时钟驱动需提供的平均电流 （忽略导线电阻和电感） 。 B） 多晶硅导线电阻计入，将每段导线用π 网络模拟，画出等效电路，并标注响应的电阻和 电容。 C） 计算从驱动源端到节点 R 的时间常数。
其中 Rwire=7500Ω ，Cwire=13420fF， Cext=100fF。 C） 作为简单估算，利用集总模型的 Elmore 延时公式，故模型为
可得，从 S 到 R 延时的时间常数 τ =Cwire*Rwire+ Cwire*Rwire+ (Cwire+Cext)*Rwire+(Cwire+Cext)*Rwire+ Cwire*(Rwire+Rwire)+(Cwire+Cext)*(Rwire+Rwire)+ (Cwire+Cext)*(Rwire+Rwire+Rwire) =100.5ns+10.5ns+101.25ns+101.25ns+201ns+202.5ns+303.75ns =1.1us tp = 0.69τ =843ns
所以，
Cg ,2 C g ,1

120 fF 12 10 fF
C g ,3 C g ,1

1500 fF 150 10 fF
b． 最优的反相器等效扇出 f=4，则由最优的反相器等效扇出和反相器链的总等效扇出关系
f NF
可得到 N
1 ln F 0.7 ln F 0.7 ln 2000 5.3 5 ln f
当开关活动因子为 1 时，可以得到
N 1 2 E Ci VDD f i 1
考虑方案 b，电源电压为 2.5V，可以得到
E 10 fF 10 fF 4 10 fF 4 2 10 fF 43 10 fF 4 4 20 pF 2.5V f
不考虑 M5 和 M6 的反馈作用，电路可以等效为
因此，反相器的开关门限转换关系如下图所示
RN
d． 欲使 t PLH t PHL 则要求
0.69 RP C L 0.69 RN C L
即 RP R N
31k 13k WP 0.25m WN 0.25m
所以
WP 2.4 WN
e． 增加晶体管的宽度可以减小管子的开关电阻，但是管子的负载电容也会相应增大。所以 对延迟时间的改善有限，可能是坏的。
2 Cg , 2 C g ,1C g ,3
2 Cg , 3 C g , 2 CL
所以，可以得到
2 3 10 fF 20 pF 120 fF C g ,2 3 C g ,1C L 2
2 C g ,3 3 C g ,1C L 3 10 fF (20 pF ) 2 1.5 pF 1500 fF
s1 g1 f1 s1 1 10 2.5s1 g 2 b1 1 4 s1 g1 f1 f 2 s1 1 10 10 6.25s1 g 3 b1 b2 1 4 4
第三级反相器的尺寸 s3
习题 11 思考题 7.2 产生不重叠时钟 图 7.17 是产生两相不重叠时钟的时钟产生电路的一种方法。假设每个门具有一个单位的门 延时，推导出输入时钟与两个输出时钟的时序关系。不重叠时间有多长？如果需要，如何增 加这一时间。
j 1
N
fj

)
120 fF 1500 fF 20 pF 1 1 ) 10 fF 120 fF 1500 fF 70 ps (3 12 12.5 13.3) 2856 ps 70 ps (1