ＢｉＣＭＯＳ 三态门应采用高电阻率 ｐ 型硅衬垫， 这样，既可与 Ｃ Ｍ Ｏ Ｓ 、Ｅ Ｃ Ｌ 和 Ｇ ａ Ａ ｓ 工艺有良好 的兼容性，又可降低 Ｎ Ｍ Ｏ Ｓ 器件的结电容，有利 于提高 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门的工作速度。
３．３ ＭＯＳ 器件衬底偏置要点
提高所设计的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门的速度性能， 还受到三态门的负载电容（即高速数字信息系统 中行线、列线或数据线分布电容和杂散电容）的 限制。为了减小这些电容，也为了保证 Ｍ Ｏ Ｓ 器件 的可靠绝缘和隔离，制备芯片时应使 Ｎ Ｍ Ｏ Ｓ 器件 衬底工作于负电位（为图示清晰，图 ２ ￣ ４ 中 Ｍ Ｏ Ｓ 器 件 衬 底 偏 置 连 线 均 未 画 出 ）。 这 一 负 偏 压 可 由
输入 ｕ 信号 ｉ
× Ｌ Ｈ
输出 ｕ
信号 Ｏ
高阻状态 Ｌ Ｈ
２．３ 利用附加管构成的 ＢｉＣＭＯＳ 三态反相器 图 ３ 是利用附加管构成的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态反相
器，图中 Ｖ Ｐ ２ 、Ｖ Ｎ ４ 为附加管，该门电路通过一
图 １ 几种设计时有用的ＣＭＯＳ门电路
２．２ 采用 ＣＭＯＳ 或非门和钳位电路的 ＢｉＣＭＯＳ 三 态缓冲／驱动器
Ａ ｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ａ ｎｕｍｂｅｒ ｏｆ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ａｒｅ ｄｅｓｉｇｎｅｄ， ａｎｄ ｓｏｍｅ ｍａｉｎ ｉｄｅａｓ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｄｅｓｉｇｎｅｄ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ｕｓｉｎｇ ａｄｖａｎｃｅｄ ０．５μｍ ｐｒｏｃｅｓｓ ａｎｄ ｔｅｃｈｎｏｌ－ ｏｇｙ ａｒｅ ａｌｓｏ ｐｒｏｐｏｓｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ． ＰＳｐｉｃｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎｅｄ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｃａｎ ｎｏｔ ｏｎｌｙ ｃｏｎｆｉｒｍ ｔｈｅ ｌｏｗ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ ａｎｄ ｈｉｇｈ ｉｎｔｅｇｒｉｔｙ ｏｆ ＣＭＯＳ ｐａｒｔ， ｂｕｔ ａｌｓｏ ｏｂｔａｉｎ ｔｈｅ ａｄｖａｎｔａｇｅｓ ｏｆ ｈｉｇｈ－ｓｐｅｅｄ ａｎｄ ｌａｒｇｅ ｄｒｉｖｉｎｇ ａｂｉｌｉｔｙ ｏｆ ｂｉｐｏｌａｒ ｐａｒｔ， ｓｏ ｔｈａｔ ｔｈｅｓｅ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ａｒｅ ｖｅｒｙ ｓｕｉｔａｂｌｅ ｆｏｒ ｈｉｇｈ－ｓｐｅｅｄ ｄｉｇｉｔａｌ ｉｎｆｏｒｍａｔｉｏｎ ｓｙｓｔｅｍ ａｎｄ ｏｔｈｅｒ ｈａｎｄ－ｈｏｌｄ ｄｉｇｉｔａｌ ｅｑｕｉｐｍｅｎｔｓ．
２．４ 利用 ＣＭＯＳ ＴＧ 门构成的 ＢｉＣＭＯＳ 三态与非 门
微机数据总线中用到大量的三态与非门，为 此特设计出利用 ＣＭＯＳ ＴＧ 门构成的 ＢｉＣＭＯＳ 三态 与非门，如图 ４ 所示。
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ Ｖｏｌ． ２７Ｎｏ． ８ 51
设计与开发
52 半导体技术第２７ 卷第 ８ 期
二 Ｏ Ｏ 二年八月
设计与开发
芯片内部的振荡器产生，制备芯片时可将振荡器 输出电压通过一些 ｐ ｎ 结耦合到 Ｎ Ｍ Ｏ Ｓ 器件的衬
底。也可省掉振荡器，直接将 Ｎ Ｍ Ｏ Ｓ 器件的衬底 接到 Ｖ 。而在图 ２ ～４ 中，Ｐ Ｍ Ｏ Ｓ 器件衬底均应
ＳＳ
连接到电源电压 Ｖ 上［６ ～９ ］ 。 ＤＤ 表 ３ 列出了本文所设计的 ＢｉＣＭＯＳ 三态输出门
３．１ 制备工艺流程及Ｂｉｐｏｌａｒ器件的制作 在外延双阱 ＣＭＯＳ 工艺的基础上，制作 Ｂｉｐｏ－
ｌａｒ 器件。在 ｎ 阱内增加了 ｎ＋ 埋层和集电极接触深 ｎ＋ 注入，以减少Ｂｉｐｏｌａｒ 器件的集电极串联电阻阻 值，降低饱和管压降，提高输出逻辑摆幅；用 ｐ ＋ 区（或 ｎ＋ 区）注入制作基区；发射区采取多晶硅 掺杂形式，与 Ｍ Ｏ Ｓ 器件的栅区掺杂形式一致，制 作出多晶硅 Ｂｉｐｏｌａｒ 器件。因此高速 ＢｉＣＭＯＳ 三态 门的制备工艺原则上不需要增加其它重要的工序。 ３．２ 双阱 ＣＭＯＳ 工艺技术要点 ３．２．１ 双阱ＣＭＯＳ工艺的原始材料
致积累过多，用此抗饱和措施来提高下拉速度［３］。
该三态门的工作情况可列于表 ２ 之中。由表可知，
它是一种 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态与非门电路。
表 ２ 图 ４ 两输入端 ＢｉＣＭＯＳ 三态与非门工作情况使 Nhomakorabea端 Ｅ Ｎ
ｕ
ｉ１
Ｌ
×
Ｌ
Ｌ
Ｈ
Ｈ
Ｈ
ｕ
ｕ
ｉ２
ｏ
× 高阻态
Ｌ
Ｈ
Ｈ
Ｈ
Ｌ
Ｈ
Ｈ
Ｌ
３ ＢｉＣＭＯＳ三态输出门的技术要点 和 器 件 参 数
制作 Ｍ Ｏ Ｓ 器件时采用硅栅自对准（在栅下 源、漏区极少扩展）工艺，使栅 － 源和漏扩散区 的重叠区大大减小，栅 － 源及栅 － 漏交叠电容也相 应地大为减小。这样就有利于硅栅双阱 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门工作速度的提高。此外，硅栅自对准工艺 也可明显减小设计同样沟长的 Ｍ Ｏ Ｓ 器件所需要的 版图尺寸，因而芯片的集成密度得到了提高（大 约 提 高 ３ ０ ％ ）［ ５ ，６ ］ 。 ３．２．４ 高电阻率ｐ型硅衬垫有利于提高工作速度
双阱 Ｃ Ｍ Ｏ Ｓ 工艺的原始材料是以 ｐ ＋ 为衬垫的 轻掺杂外延层，也可以是绝缘膜上硅（Ｓ Ｏ Ｉ ）基 片。外延层或硅薄膜的浓度和厚度可控，杂质分 布均匀，双阱 Ｃ Ｍ Ｏ Ｓ 工艺参数可分别优化，于是 Ｍ Ｏ Ｓ 器件的阈值电压、体迁移率和跨导等参数均 可分别优选，从而有利于抑制 Ｍ Ｏ Ｓ 器件的闩锁效 应，使所制备的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门获得更佳的直流 和瞬态特性。当然，做在 Ｓ Ｏ Ｉ 基片上的 Ｃ Ｍ Ｏ Ｓ 部 分的性能由于 ＳＯＩ 工艺特点而变得更加优越。 ３．２．２ 利用杂质离子注入降低ＭＯＳ器件阈值电压
６
ＢＥ
保证此 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门在低压、高速下运行。另
外，Ｖ Ｔ 的管压降应尽量做小，以减少输出摆幅 ５
损失［１］。此 ＢｉＣＭＯＳ 三态门的工作原理见表 １。由
表可见它是一种 ＢｉＣＭＯＳ 三态缓冲 ／ 驱动器。
表 １ 图 ２ ＢｉＣＭＯＳ 三态缓冲器工作情况
使能 信号 Ｅ Ｎ
Ｈ Ｌ
＊ 江苏省教育厅自然科学研究基金项目、江 苏 大 学２ ０ ０ １ 年青年基金项目和徐州建筑职业技术学院科研项目资助
与高速、低功耗与较大驱动能力之间的矛盾［１￣３］。 以往所用的三态门大都为 Ｔ Ｔ Ｌ 产品，其电源电压 固定为 ５Ｖ，致使 ＬＳＩ 和 ＶＬＳＩ 芯片功耗下不来，而 芯片集成度也高不上去。因此有必要研发 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门电路。
Ｋ ｅ ｙ ｗｏｒｄｓ： ｄｉｇｉｔａｌ ｉｎｆｏｒｍａｔｉｏｎ ｓｙｓｔｅｍ； ＢｉＣＭＯＳ； ｔｒｉｓｔａｔｅ ｌｏｇｉｃａｌ ｇａｔｅ
１ 引言
在数字信息时代，对数字信号处理器 （Ｄ Ｓ Ｐ ）和便携式数字设备中的微处理器、
Ｃ Ｐ Ｕ 、Ｐ Ｌ Ｄ 和存储器芯片等，在性能上提出了低 电源电压、快速、低功耗和高集成度的应用要 求。经过分析、比较国内外大量的相关文献资料 发现同时满足这些性能要求的解决方案是研发 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 数字逻辑电路。它可以较好地解决低压
图 ４ 用 ＣＭＯＳ 传输门构成的两输入端 ＢｉＣＭＯＳ 三态与非门
图 ４ 中 ＴＧ 门采用图 １（ｃ）所示的 ＣＭＯＳ ＴＧ 门，
其余部分为两输入端 ＢｉＣＭＯＳ 与非门，该 ＢｉＣＭＯＳ
与非门中用了 ｐ ｎ ｐ 型 Ｂ Ｊ Ｔ 器件 Ｖ Ｔ 、Ｖ Ｔ 在上拉
１３
１４
期间陷获电荷，使输出级 ＢＪＴ ＶＴ 的基区电荷不 １５
在 ＰＭＯＳ 器件的沟道区通过硼离子注入调节， 降低其阈值电压；制作 Ｎ Ｍ Ｏ Ｓ 器件沟道区时注入 磷离子，不仅可使 Ｎ Ｍ Ｏ Ｓ 器件的阈值电压分散性 大为减小，而且还可减小 ｎ 阱同 ｐ 型衬垫的掺杂浓 度比值。这一技术意味着 ｎ 阱区掺杂浓度可以降 低，因而 Ｎ Ｍ Ｏ Ｓ 器件的阈值电压大为减小，结果 使 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门可在低电源电压（＜ ２ ． ２ Ｖ ）下 工作。 ３．２．３ 用硅栅自对准工艺，减小交叠电容
设计与开发
ＢｉＣＭＯＳ 三态输出门电路的 设计、制备及应用＊
成立 １ ，李彦旭 １ ，董素玲 ２ ，汪洋 １ ，唐平 １
（１ 江苏大学电气与信息工程学院，江苏 镇江，２ １ ２ ０ １ ３ ； ２ 徐州建筑职业技术学院机电工程系，江苏 徐州，２ ２ １ ０ ０ ８ ）
摘要：设计了几种 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态输出门电路，提出了采用先进的 ０ ． ５µ ｍ Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 工艺，制备所设 计 的 三 态 输 出 门 的 技 术 要 点 和 器 件 参 数 ， 并 分 析 了 它 们 既 具 有 双 极 型 （ Ｂ ｉ ｐ ｏ ｌ ａ ｒ ） 门 电 路 快 速 、大 电 流 驱 动能力，又具备 Ｃ Ｍ Ｏ Ｓ 逻辑门低压、低功耗和高集成度的特性，因而它们特别适用于高速缓冲数字信息 系统和其它便携式数字设备中。
Ｃ Ｍ Ｏ Ｓ 电路功耗极低，静态电压传输特性较佳［４］，
所以在设计 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门时，用它们作为使能
信号的传输或控制门。
器和 Ｃ Ｍ Ｏ Ｓ 或非门（图 １ （ａ ））所构成。采用
钳位电路的目的是将推挽输出级中双极型器件
（Ｂ Ｊ Ｔ ）Ｖ Ｔ 的基极电位钳制在 Ｕ ≈ ０ ． ７ Ｖ ，以
关键词：数字信息系统；双极互补金属氧化物半导体；三态输出门电路 中图分类号：ＴＮ４３３ 文献标识码：Ａ 文章编号：１００３－３５３Ｘ（２００２）０８－００５０－０５
Ｄｅｓｉｇｎ， ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ