河南工业大学EDA技术实验报告
专业电科班级1301 姓名田昂昂学号201316030103
实验地点6316+ 6515 实验日期2015-10-23 成绩评定
一、实验项目
计数译码显示电路的设计
二、实验目的
译码显示通常采用小规模专用集成电路,如74或4000系列的器件。
它们一般只能作十进制BCD码译码,然而数字系统中的数据处理和运算都是二进制的,所以4位二进制计数器是16进制的。
为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA和CPLD中来实现。
三、实验原理
四、仿真结果及分析
十六进制计数器计数到1111时cout产生进位信号。
当数码管显示到“71”即对应的十六进制时,计数值清零(rst0 <= ‘0’),数码管重新从“3F”即‘1’递增至‘F’循环显示。
五、硬件验证过程及结果分析
管脚锁定好后下载到开发板上,按照引脚锁定的管脚进行正确的连线操作。
按下清零按键,显示清零,无其它操作时数码管显示循环计数。
六、实验总结
通过本次实验,对Quartus II有了进一步的学习和认识,对VHDL语言也有了进一步的了解本次实验采用VHDL语言编写程序代码,然后进行编译波形图仿真,与之前所做的原理图输入法大不一样。
采用VHDL语言,程序代码简洁,可移植性高。
在编译,波形图仿真,引脚锁定等方面与原理图输入法并无太大出入。
在设计顶层文件时,遇到了一些麻烦,但通过自己的努力终于知道顶层文件怎样生成的。
在今后的学习中应该学会认真分析程序,弄清实验原理,做实验时耐心、认真,遇到问题争取自己解决。
认真总结实验,分析波形,完成实验报告。