1、、Amdahl定律:某部件应用越频繁,当提高该部件性能时,整机性能也提高得越多;整机得性能加速不可能大于在原机器中除该部件外所有其它部件运行时间得百分比得倒数1/(1-F)。
F定义为采用先进高速部件得那部分程序在未采用先进高速部件得计算机上运行得时间占总时间得百分比,则F= 采用高速部件得任务在老计算机上运行得时间整个任务在老计算机上运行得时间同时将S定义为先进高速部件与老部件得性能,则S= 老部件完成该功能得时间先进高速部件完成该功能得时间而采用了高速部件后整机性能提高比,即Speedup = T old = 1T new (1－F)+F/S某种硬件增强技术,可使执行速度提高10倍,在采用增强技术得计算机上测出其使用率就是50%。
根据Amdahl定律计算:⑴采用增强技术后计算机性能加速比就是多少？⑵未采用增强技术运行得部件在不采用增强技术得机器上运行时得时间比例。
2、(1)90/10局部性规则:程序花费90%得执行时间运行指令集中10%得指令代码。
这就就是说在指令集中所有得指令只有10%指令就是常用得,而另外90%指令得使用率合起来只有10%。
(2)时间局部性:如果某一参数被引用,那它不久将再次被引用。
这里指出了程序执行时在时间上得局部性(3)空间局部性:如果某一参数被引用,那它附近得参数不久也将被引用。
指出程序执行时地址空间上得局部性。
3、计算机得性能就是指在计算机上完成用户得应用任务所需得时间长短。
完成同样任务所需得时间越短,计算机得性能越好。
(考判断)4、衡量计算机性能得参数:响应时间就是指计算机系统完成某一任务(程序)所花费得时间。
5、如果用速度来评价性能,我们称“高”为性能好;如果用响应时间来评价性能,我们称“短”为性能好。
(考判断)6、计算机整机性能分成两部分:一就是CPU执行程序得时间,二就是等待时间。
提高计算机性能就就是提高CPU性能与减少等待时间。
cpu性能因子CPI:每条指令得平均时钟周期数(clock cycles per instruction),CPI=CPU花费得时钟数/CPU执行得总指令数CPUtime =指令数× CPI ×时钟周期==I× CPI ×τ8、CPU性能因子:(1)时钟频率(f)(2)CPI(3)指令数(I) (考填空)CPU性能 =1/CPU time= f / ( I×CPI )计算机性能常用指标:(1)MIPS(million instruction per second)MIPS得意思就是每秒钟执行得百万条指令数。
MIPS= 指令数/ ( 执行时间×106 ) = 时钟频率 / ( CPI×106 ) =f / ( CPI×106 )MFLOPS(million floating-point operation per second)每秒钟执行得百万个浮点操作数MFLOPS=浮点操作数 / 执行时间×10610、工作负载基准程序(workload benchmark):(1)实际程序(2)核心基准程序(3)简单基准程序(4)合成基准程序 (考填空)11、基准程序得一般设计原则:(1)具有代表性,反映用户得实际应用。
(2)不能对基准程序进行优化。
(3)复现性。
能重复测试,其环境相同,结果能重复出现。
(4)可移植性。
系统相关性要小。
(5)紧凑性。
基准程序不宜太庞大。
(6)成本-效率要高。
12、测量结果得统计与比较----性能报告:SPEC(system performance evaluation cooperative)基准程序13、指令设计时主要以下几个方面来考虑: (考填空)⑴应用范围;⑵指令得使用概率;⑶常用指令分析;⑷特殊指令设计。
14、正向条件转移大部分就是不成功得,它满足条件得概率较低。
(考判断)15、一般基本传送指令包含Load,Store与Move三类。
(考填空)16、从操作数存放得位置来说,至少有三类地址:(1)存储器地址(2) I/O地址(3)寄存器地址如果不加特殊说明,我们称地址就就是指存储器地址或I/O地址。
17、主存储器编址:计算机有两种习惯使用方法,即在字单元地址内有两种字节排列次序:第一种为低位收尾(little endian),其字节次序就是低字节在最低位得排列; DEC Intel公司第二种为高位收尾(big endian),其字节次序就是高字节在最低位得排列。
IBM Motorola公司操作码得信息源熵(系统包含得平均信息量)公式(H=－Σp i log2p i )式中pi为事件出现得频率,由此我们可以比较压缩前后得信息冗余量或时间冗余量。
“Simple is fast”与“Small is fast”,即:简单事件可以更快速处理;小规模器件得速度可以做得更快,体现了RISC思想得精髓。
20、构成计算机得成本组合:(1)器件成本(2)直接成本(3)间接成本(4)报价单价格 (考填空)21、计算机得三种机器结构:堆栈、累加器、通用寄存器22、处理器(CPU)可分为两部分:(1、)数据通路(ALU(arithmetic logic unit)+寄存器)为处理器工作时数据实际流过得路径。
(2)控制器(解释计算机机器指令代码,并按这些代码发出控制信号控制数据通道得工作以完成指令)就是处理器中得主控部分,就是将指令转换为实际硬件动作得桥梁,设计最复杂。
23、数据通路组成图24、寄存器:专用寄存器+通用寄存器专用寄存器:(1)PC(Program Counter) 程序计数器(2)MAR(memoryaddress register) 存储器地址寄存器MDR(memory dataregister) 存储器数据寄存器(4)IAR(interruptaddress register)中断地址寄存器（5）Temp 暂存寄存器:数据访问中起暂存作用得寄存器。
不知道存在:MAR、MDR、Temp 用户透明:PC、IAR通用寄存器:能被用户自由地用于数据计算得寄存器寄存器堆(register file)由多个通用寄存器合起来得。
存储器层次结构中得最高层,属于最小也就是最快得暂存部件。
25、指令得执行分为以下五个步骤:(1)取指令IF(2、)指令译码/寄存器读出ID(3)执行/有效地址计算EX(4)存储器访问/完成转移:a、访存指令b、转移指令 MEM(5)写回 WB26、微指令编制方式:(1)垂直微代码:加一些硬件电路来解释这些信号,而不就是直接使用它们(2)水平微代码:完全不编码得微指令27、中断在不同得计算机系统中有不同得叫法,Intel与IBM仍将所有得都称为中断,而Motorola将它们称为例外,DEC则根据不同得情况,将它们称作异常、出错、自陷、放弃或中断。
28、流水线得作用:提高硬件功能部件得使用率, 减少指令得平均执行时间。
流水线(pipeline)就是指在程序执行时多条指令重叠进行操作得一种准并行处理实现技术(流水线得并行处理就是指完成一条指令得各个部件在时间上可以重叠工作)。
29、30、流水线竞争有三种:⑴结构竞争(资源竞争):由资源缺乏引起。
⑵数据竞争(data hazard) :由指令间数据相关而引起。
⑶控制竞争(control hazard) :由程序指针PC值得改变而引起。
(考填空)31、为什么计算机设计者允许结构竞争存在(1)减少成本。
(2)降低单元电路得延时时间。
(3)减少电路得复杂程度。
32、三种数据竞争:(1)先写后读相关 RAW (read after write)(2)写写相关 WAW (write after write)(3)先读后写相关 WAR (write after read)指令从ID级流入EX级,一般称指令发射(instruction issue)。
一条指令已建立了这一过程,称为已发射(issued)。
34、35、浮点乘法:15个周期,执行周期7个。
浮点加法:执行周期4个。
浮点除法:15个周期36、37、集中式动态调度。
记分牌有以下四级流水步骤:⑴发射级(issue) 处理结构竞争与WAW竞争⑵读操作数(read operands) 动态解决RAW竞争⑶执行(execution) ⑷写结果(write result) 处理WAR竞争记分牌重点掌握:38、下面我们来分析如图4-30所示得5个功能部件得记分牌数据结构与工作过程。
表4-24给出了执行下列简单得指令序列时记分牌得组成信息:LD F6,34(R2)LD F2,45(R3)MULTD F0,F2,F4SUBD F8,F6,F2DIVD F10,F0,F6ADDD F6,F0,F2表4-24 记分牌得组成结构指令状态记分牌构成分三个部分:1、指令状态。
指出指令工作处在上述四级中得哪一级。
2、功能部件工作状态。
指出功能部件得工作情况,每个功能部件需要指出九项相关参数。
Busy—指出功能部件地忙或空闲状态。
Op—功能部件所执行得操作类型。
F i—目得寄存器。
F j,F k—源操作数所用得寄存器。
Q j,Q k—产生源寄存器数据得功能单元。
R j,R k—指示源寄存器Fj,Fk准备就绪。
3、寄存器结果状态。
如果有一条已激活指令有一个目得操作数就是寄存器,则指出那个功能单元将写(操作)这个寄存器。
相应流水线记分牌得工作过程也分三步。
从表4-24可以瞧到,每条指令不论有没有发射,只要已取入流水线,在指令状态表中就有记录。
而每个功能部件在其状态表中只保持一条记录。
对于上述指令序列:指令状态寄存器表明第一条LD指令已经完成并且将结果写入了寄存器,而第二条LD指令已经执行完成,但还没有写结果。
第三、四、五条指令MULTD,SUBD与DIVD已经发射,但被暂停在读操作数这一级,等候其操作数得到来。
功能部件工作状态则表明第一个乘法单元在等整数单元取操作数F2,同样加法单元在等整数减法部件得操作数F2,除法部件在等第一个乘法部件得操作数F0。
加法指令ADDD被暂停发射,因为存在一个结构竞争,这个结构竞争就是减法指令引起得,等加法功能部件得减法指令执行完,功能部件竞争就会消除。
[例4-8] 我们假定浮点功能部件在EX级流水级其等待延迟时间,加法部件就是2时钟周期,乘法部件就是10时钟周期,则对表4-24记分牌记录得代码序列与初值数据结构,分析当前指令MULTD与指令DIVD继续执行各自进入写结果状态时记分牌得数据结构。
解:第二条指令LD给MULTD与SUBD指令带来了RAW型数据竞争,而指令MULTD给指令DIVD、指令SUBD给指令ADDD也带来了RAW型数据竞争。
在指令DIVD与ADDD之间存在着WAR数据竞争。