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选择 Specify Design Unit 工作库下的目标文件，点 Next，出现下面对话框
可以指定 Testbench 的名称以及要编译到的库等， 此处我们使用默认设置直接点 Finish。 这时在 Testbench 内会出现对目标文件的各个端口的定义和调用函数
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5.4 编译待测文件
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2.3 破解详解 （1）产生 License 运行安装文件夹的 crack 目录下的 keygen.exe 文件，点击 generate
生成 license.dat 文件
（2）拷贝 License 文件到安装目录 将生成的 license 文件复制到 modelsel se 的安装目录 D:\Modeltech_6.0\win32 下。 （3）建立环境变量 右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。按下图所示 内 容 填 写 ， 变 量 值 内 如 果 已 经 有 别 的 路 径 了 ， 请 用 “;” 将 其 与 要 填 的 路 径 分 开 。 \license.dat LM_LICENSE_FILE = D:\Modeltech_6.0\win32 D:\Modeltech_6.0\win32\license.dat
安装目录下有安装文件 mti60se 和破解文件夹 crack。 破解文件夹内存放 keygen 和安装 说明。
2.2 安装过程 � 解压安装工具包 运行 Modelsim Se v6.0 目录中的的自解压缩安装文件 mti60se.exe，如下图所示。
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 5.3 添加待测文件
建立工程后出现如下对话框，点 Create Existing File 添加文件。
～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 编译完成后，如果没错误则在文件名后出现“√”符号。 5.5 编写仿真文件 执行 File->New->Source->verilog ，或者直接点击工具栏上的新建图标，会出现一个 verilog 文档编辑页面， 在此文档内设计者即可编辑测试台文件。 需要说明的是在 Quartus 中 许多不可综合的语句在此处都可以使用，而且 testbench 只是一个激励源产生文件，只要对 输入波形进行定义以及显示一些必要信息即可，切记不要编的过于复杂，以免喧宾夺主。 Modelsim 提 供 了 很 多 Testbench 模 板 ， 我 们 直 接 拿 过 来 用 可 以 减 少 工 作 量 。 点 View->Source->Show Language Templates 然后会出现一个加载工程，接着你会发现在刚才 的文档编辑窗口左边出现了一个 Language Templates 窗口，见下图。
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当出现 Install Hardware Security Key Driver 时选择否。
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当出现 Add Modelsim To Path 选择是。
双击 Creat Testbench 会出现一个创建向导，见下图。
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3. 仿真种类 Modelsim 的仿真分为功能仿真 （前仿真或代码仿真） 和后仿真 （门级仿真和时序仿真） ， 下面先具体介绍一下两者的区别。 5 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ @ 珠联璧合 xlzhu xlzhu@
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选择安装方式 等待解压缩完成之后，会出现 Modelsim Se v6.0 的安装选择画面，如图所示
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安装及仿真使用教程
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点 Browse 选择所要添加的文件（如 div8.v）
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 3.1 功能仿真 前仿真也称为功能仿真， 主旨在于验证电路的功能是否符合设计要求， 其特点是不考虑 电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合 FPGA 代码是用 RTL 级代码语言描述的，其输入为 RTL 级代码与 Testbench。 3.2 后仿真 后仿真也称为时序仿真或者布局布线后仿真，是指电路已经映射到特定的工艺环境以 后， 综合考虑电路的路径延迟与门延迟的影响， 验证电路能否在一定时序条件下满足设计构 想的过程，是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、 Testbench 和扩展名为 SDO 或 SDF 的标准时延文件。SDO 或 SDF 的标准时延文件不仅包含 门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选 的，检查设计时序与实际的 FPGA 运行情况是否一致，确保设计的可靠性和稳定性。 使用综合软件综合后生成的门级网表进行仿真，不加入时延文件的仿真就是门级仿真。 可以检验综合后的功能是否满足功能要求，其速度比功能仿真要慢，比时序仿真要快。 在门级仿真的基础上加入时延文件（ .sdf）的仿真就是时序仿真，比较真实地反映了逻 辑的时延与功能。 综合考虑电路的路径延迟与门延迟的影响， 验证电路能否在一定时序条件 下满足设计构想的过程，是否存在时序违规。 5. 功能仿真的基本步骤 5.1 创建工作文件夹 在执行一个仿真前先建立一个单独的文件夹（如 stimulus） ，后面的操作都在此文件下 进行，以防止文件间的误操作。把待测试的模块放置到该文件夹里，然后启动 Modelsim 将 当前路径修改到该文件夹下，修改的方法是点 File→Change Directory 选择刚刚新建的文 件夹见下图。
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～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ � 出现 Modelsim License Wizard 时选择 Close。
选择 FULL Product 安装模式，出现下图所示的安装界面
选择 next � 选择安装路径 当出现下图时，点 Browse，选择 Modelsim 的安装路径后，点 next。
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5.6 添加时钟初始化代码 时钟初始化有多种方式，ModelSim 中内部就带有时钟的初始化形式。 //clock initiation // the first method initial //clock generator begin clk_4k = 0; #period; forever #period clk_4k = ~clk_4k; end
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