IUS58 的 安装很容易导 致破解不全 详 细 安装方法参考自己的网易博客，同时 需要修改 IUS92 的 license 相关 部分，把被#注释 掉的 feature 全部去除#，即可完全破解. 新建一个文件，加入以下代码 ，保存后退出，并把文件重命名为 adder.v module adder( clk, rst_b, i_a, i_b, i_sign, o_c );
input clk , rst_b; input [3:0] i_a; input [3:0] i_b; input i_sign; output [4:0] o_c; reg [3:0] a , b; reg [4:0] c; reg sign; always @ (posedge clk or negedge rst_b ) begin if (~rst_b) begin a <= 4'b0; b <= 4'b0; end else begin a <= i_a; b <= i_b; sign <= i_sign; end end always @ (posedge clk or negedge rst_b ) begin if (~rst_b)
begin c <= 5'b0; end else if (sign) begin c <= a + b; end end assign o_c = c;
endmodule
新建一个文件，加入以下代码 ，作为 testbench， module adder_t; parameter clock = 10; reg [3:0] a,b; reg sign; wire [4:0] c; reg clk,rst_b;
选 择 OK
启动 仿真器中。。。。。。。。。。。。
选 中左边 的 adder
选 定探测 点,
如上设 置，然后选 择 OK. 然后最后进 入关 键 步 骤 :仿真. 选 择 想看节 点：
注意，选 了多少节 点，浏 览 器里面就会出来多少波形，如下图 所示，他们 是对 应 的
选 择 Multiple Step 出来界面后选 择 最初运行文件和 testbench 所在目录 ，然后选 择 Create cds.lib File
点击 OK. 点击 Save. 因为 是 Verilog，所以选 择 第三项 ，选 择 OK. 回到刚 才的界面，
选 择 OK. 弹 出如下对 话 框,
initial #0 clk =0; always #(clock/2) clk = ~clk;
initial begin rst_b = 0; #10 rst_b = 1; sign = 1; a = 4'd3; b = 4'd4; #30 sign = 1;
a = 4'd5; b = 4'd10; #30 sign = 0; a = 4'd5; b = 4'd10; end initial begin #100 $finish; end adder adder( .clk(clk), .rst_b(rst_b), .i_a(a), .i_b(b), .i_sign(sign), .o_c(c) ); endmodule 保存后退出，把文件名字重命名为 adder_t.v 把 adder.v 和 adder_t.v 保存至/home/appleyuchi/Cadence/Projects_HDL 然后启动 IUS，命令是 nclaunch
按住 Ctrl，同时 选 中mplier
看下方有没有红 色的报 错 信息，如果没有，则 表示编 译 通过
然后选 择 右边 adder_t 的 module,选 择 上方 Tools 中的 Elaborator
如上设 置，选 择 OK. 选 择 生成的 module，然后选 择 上方 Tools 中的 Simulator