6 (in/ns) c BW BW (GHz )
（保守估计）
计算信号有效波长λ：（信号在PCB上的速度：6in/ns）
•
判断：如果信号传输长度 L≥λ/6 = 1/BW (in)，则 可以认为此电路为高速电路！
算例1：时钟频率为50MHz，BW=0.25GHz，则尺寸L大于4in（约10cm）
降低串扰的措施
计特点包括以下几个方面： 1. 增加信号路径之间的间距； 2. 用平面作返回路径；
串扰不可能完全消除，它只能减小。通常减小串扰的设
3. 使耦合长度尽量短；
4. 在带状线层布线； 5. 减小信号路径的特性阻抗
6. 使用介电常数较低的叠层
7. ቤተ መጻሕፍቲ ባይዱ封装和接插件中不要共用返回引脚；
三种反射情况：
反射实例
已知：源电压1V， 内阻10 Ω，传输 线的特性阻抗为 50 Ω，时延为1 ns。
-0.56 V信号到达源端后仍然会再次反射，反射电压是
+0.37 V。在远端，总电压 0.56V + 0.37V + 0.37V ＝1.3V。 开路处的实际电压有时大于源电压。源电压仅 1V，然而远端测得的最大电压是1.68V。高出的电压是怎么
研究SI的必要性
• 原先对方干扰、噪声的三大经典法宝：接地、 滤波、屏蔽，显得感性和粗放（对付外扰） • 在过去的低速时代，电平跳变时信号上升时 间较长，器件间的互连线不至于影响电路的 功能，没必要关心信号完整性问题。 • 但在今天的高速时代，随着IC输出开关速度 的提高，很多都在皮秒级，不管信号周期如 何，几乎所有设计都遇到了信号完整性问题。 • 另外，对低功耗追求使得内核电压越来越低， 1.2v内核电压已经很常见了。因此系统能容 忍的噪声余量越来越小，这也使得信号完整 性问题更加突出。
• 信号上升时间RT约为信号周期Tclk的7%
• 带宽BW（膝频率Fknee）与上升时间RT的 关系： BW = 0.35/RT = 5׃clk
217
5 3
1
• 信号的上升边沿越陡峭，上升时间越短，信号的 带宽越宽！此处时钟频率虽然只有100MHz，但 其有效带宽可能超过500MHz ！
• 随着信号上升时间RT的减小，反射、串扰、 轨道塌陷、电磁辐射、地弹等问题变得更 严重，噪声问题更难于解决，上一代产品 中设计方案在这一代产品中可能不适用了。 • 信号陡峭的上升沿，是产生信号完整性问 题的罪魁祸首。
容性耦合
感性耦合
串扰的特点
•耦合长度越短，间距越大，串扰就越小。 •电流反向时的串扰要大于电流同向时的串扰。 •频率越高，串扰幅值增加得越快。 •信号的上升变化越快，串扰越大。 •PCB板层厚度减小时，串扰有明显减小。 •带状传输线的串扰要小于微带传输线的串扰 •如果给动态线和静态线端接电阻，使之待到阻抗匹 配，就能有效抑制串扰。
算例2：时钟频率为20MHz，BW=0.10GHz，则尺寸L大于10in（25.4cm）
均可认为是高速电路！
• 低速信号：集总式思维，认为传输线上各点 状态相同，在分析时可被集中成一点； • 高速信号：分布式思维，认为传输线上各点 状态不同，在分析时应视为不同的多点！
信号上升时间（RT）
• 第一种定义为10-90上升时间，即信号从高 电平的10%上升到90%所经历的时间。 • 另一种是20-80上升时间，即信号从高电平 的20%上升到80%所经历的时间。 • 两种都被采用，从IBIS模型中可看到这点。 对于同一种波形，自然20-80上升时间要更 短。
PCB板上的晶振输出通常要串接一个电阻，为什么？
通用源端端接策略
振铃是由源端和远端的阻抗突变、两端之间不断往复 多次反射引起的。所以，如果我们至少在一端消除反射，
就可以减小振铃噪声。
提示 控制传输线一端或两端的阻抗，从而减小反射的方法称为传输线的端接。 典型的方法是在重要位置上放置一个或多个电阻。
特性阻抗描述了信号沿传输线传播时所受到的瞬态阻 抗，这是影响传输线信号完整性的一个主要因素。
对返回路径的理解
• 任何影响信号电流路径或返回电流路径的 因素都会影响信号受到的阻抗。无论是对 于PCB板、插头、还是IC封装，返回路径 都必须像信号路径一样认真设计。
若电容两端的电压恒定不变，就没有电流流过电容。当 信号加到传输线上时， 信号路径与返回路径两导线之间的电 压就会迅速升高。正是在电压的前沿经过时，电容两端的电 压发生了变化，电流流过第一个电容。
4. 传输线的特性阻抗描述了当信号在均匀线上传输时 所受到的瞬态阻抗。 5. 传输线的特性阻抗与单位长度电容和信号速度呈现 相反的关系。
6. 从传输线始端看进去的输入阻抗随时间而变化。最 初在往返时间内为传输线的特性阻抗，但随着终端、线长 和测量时间的不同，输入阻抗可能为任意值。 7. 可控阻抗电路板的所有线条应有相同的特性阻抗， 这是确保信号完整性的必要条件。 8. 信号沿传输线传播，形成一个电流回路，其中的电 流沿信号路径流出并经返回路径环回来。任何干扰返回路 径的因素都会增加返回路径的阻抗，并产生地弹电压噪声。
2.3 串扰
•串扰是由电磁耦合形成的，耦合分为容性耦合和感性 耦合两种。 •容性耦合是由于干扰源（攻击线Aggressor）上的电压 变化在被干扰对象（静态线Victim）上引起感应电流 从而导致的电磁干扰。 •感性耦合则是由于干扰源上的电流变化产生的磁场在 被干扰对象上引起感应电压从而导致的电磁干扰。
物理互连的电阻、电容、电感和传输线效应影响 了系统性能。Eric将后果归结为四类SI问题：
• 反射(reflection)；
• 串扰(crosstalk)； • 电源噪声（同步开关SSN、地弹、轨道塌陷）； • 电磁干扰(EMI)。
高速电路的简单判断方法
• 根据时钟频率ƒclk估算有效带宽BW BW=5׃clk (GHz) •
高速电路信号完整性分析及 PCB设计基础
北京理工大学珠海学院 方宇杰
内容提要
1. 信号完整性分析的必要性
何谓“高速电路”？ 信号上升时间RT与信号带宽BW
2. 信号完整性分析基础
传输线的物理基础 传输线与反射 传输线与串扰 差分对与差分阻抗
3. 高速电路PCB设计基础
当今流行的PCB设计工具简介 电阻、电容的选型及应用 PCB设计要点
产生的？它是有传输线的分布参数 L、C 的谐振产生的。
在上述情况下，内阻小于传输线的特性阻抗，源端出
现的是负反射，这将引起通常所说的振铃现象。
改进措施：采用串联端接，使信号源内阻 与传输线特性阻抗相等！
PCB 板上线条接源端串接电阻40(红色)、不接源端串 联端接电阻(蓝色)负载端不同的电压信号
为了保持良好的信号完整性，最重要方法就是 保持信号受到的瞬态阻抗恒定！
传输线的特性阻抗
• 对于均匀传输线，当信号在上面传播时，在 任何一处受到的瞬态阻抗都是相同的。在瞬 态阻抗不变时，我们将其称为特性阻抗。 • 特性阻抗在数值上与均匀传输线的瞬态阻抗 相等，它是传输线的固有属性，且仅与电容 量有关，而与传输线长度、材料特性、介电 常数和单位长度无关。传输线的特性阻抗为：
流动？电流在平面上是如何分布的？ 要计算 需要用二维场
求解器。
小结
1. 传输线是一种新的基础性理想电路元件，它精确地描 述了均匀横截面互连线的所有电气特性。 2. 不再使用“地”这个词， 采用返回路径这一术语。
3. 信号在传输线中的传播速度等于导线周围材料中的 光速，它主要由绝缘体的介电常数决定。
• 这是一个受反射影响的方波数字信号，波形的畸 变仅仅是反射的结果，没有迭加其他噪声。假设 低电平逻辑小于0.7v，高电平大于2v。对于高电 平来说，震荡的低谷部分可能会冲到2v以下，此 时电路处于不定态，可能引起电路误动作。
2. 信号完整性分析基础
传输线的物理基础 传输线与反射 传输线与串扰 差分对与差分阻抗 • 理解阻抗是理解信号完整性问题的关键。
制电流波前沿和电压波前沿都非常重要。做到这一点的最重
要方法就是保持信号受到的瞬态阻抗恒定。 ――提示
任何影响信号电流路径或返回电流路径的因素都会影响信号受到的阻抗。
无论是对于 PCB 板、插头、还是 IC 封装,返回路径都必须像信号路径一样认真设计。
――如果返回路径是一个平面，我们就会问返回电流在哪里
signal current── 信号电流
return current── 返回电流
图 7.19 信号电流经过传输线的分布电容流到返回路径上。只有 信号电压变化的地方，即 dV/dt 不为零的地方，电流才从信号路径流 到返回路径上 这是一个非常不同的视角。
任何干扰电流回路的因素，都会干扰信号并造成信号失 真，这将损害信号完整性。为了保持良好的信号完整性，控
信号完整性（SI）定义
• 信号完整性（Signal Integrety， SI）最原始的含义： 信号是否能保持其应该具有的波形。 • 信号完整性是指在电路设计中互连线引起的所有问 题，它主要研究互连线的电气特性参数与数字信号 的电压电流波形相互作用后，如何影响到产品性能 的问题。 • 主要表现：对时序的影响、信号振铃、信号反射、 近端串扰、远端串扰、开关噪声、非单调性、地弹、 电源反弹、衰减、容性负载、电磁辐射、电磁干扰 等。 • 信号完整性问题的根源在于信号上升时间的减小。 即使布线拓扑结构没有变化，如果采用了信号上升 时间很小的IC芯片，现有设计也可能工作失败。
号上升时间(ns)长，就需要端接，以避免过量的振铃噪声。 3. 源端串联端接是点对点互连常用端接方式。添加串
联电阻，并使此电阻器与源阻抗之和等于导线的特性阻抗。 4. 对于涉足信号完整性问题的工程师而言， SPICE 仿真 器或行为仿真器是不可缺少的。它们可以对由于阻抗突变 而产生的多次反射进行仿真。
coax stripline