晶振要求的谐振电容值的含义
请老师指教：晶振的参数里有配用的谐振电容值。

比如说32.768K的是12.5pF；4.096M的是20pF. 这个值和实际电路中晶振上接的两个电容值是什么关系？像DS1302用的就是32.768K的晶振，它内部的电容是6pF的
回答：你所说的是晶振的负载电容值。

指的是晶振交流电路中，参与振荡的，与晶振串联或并联的电容值。

晶振电路的频率主要由晶振决定，但既然负载电容参与振荡，必然会对频率起微调作用的。

负载电容越小，振荡电路频率就会越高4.096MHz的负载电容为20pF，说明晶振本身的谐振频率<4.096MHz，但如果让20pF的电容参与振荡，频率就会升高为4.096MHz。

或许有人会问为什么这么麻烦，不如将晶振直接做成4.096MHz而不用负载电容？不是没有这样的晶振，但实际电路设计中有多种振荡形式，为了振荡反馈信号的相移等原因，也有为了频率偏差便于调整等原因，大都电路中均有电容参与振荡。

为了准确掌握晶振电路中该用多大的电容，只要把握晶体负载电容应等于振荡回路中的电容+杂散电容就可以了。

你所说的IC中6pF的电容就可看作杂散电容
晶振的负载电容
晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。

是指晶振要正常震荡所需要的电容。

一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。

要求高的场合还要考虑ic输入端的对地电容。

应用时一般在给出负载电容值附近调整可以得到精确频率。

此电容的大小主要影响负载谐振频率和等效负载谐振电阻。

晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF 各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚XO 和晶振输入引脚XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为
. 晶体旁边的两个
接地点就是分压点. 以接地
, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数PF 到数十PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量.
设计考虑事项：
1.使晶振、外部电容器（如果有）与IC之间的信号线尽可能保持最短。

当非常
低的电流通过IC晶振振荡器时，如果线路太长，会使它对EMC、ESD 与串扰产生非常敏感的影响。

而且长线路还会给振荡器增加寄生电容。

2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。

3.当心晶振和地的走线
4.将晶振外壳接地
如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.
当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻
晶振及其负载电容
什么是负载电容，它对电路上的晶振电容取值有什么影响吗？晶振上接个电阻有什么用？晶振的负载电容是分别接在晶振的两个脚上和对地的电容，一般在几十皮发。

它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。

晶振上接的一个电阻是反馈作用，使振荡器容易起振。

晶振负载电容取值直接关系到调频的准确度。

如果负载电容不够准确，那么买来的晶体准确度就会差，关于负载电容的计算方法即从晶体两端看进去电容的总和。

计算公式:
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf.。