I Dp VDSATp W k p ' VDSATp VM VDD VTp 2 L p
W / L p W / L n

k n 'VDSATn (VM VTn VDSATn / 2) k p 'VDSATp (VDD VM VTp VDSATp / 2)
求解VM的情形是电源电压足够 高，所以这两个器件可被假设为 都处于速度饱和，同时忽略沟长 调制效应
针对长沟道器件或低电源电 压的反相器开关阈值
开关阈值(VM)
开关阈值VM定义为Vin = Vout的点(在此区域由于VDS = VGS ， PMOS和NMOS总是饱和的)
比值r:PMOS和NMOS相对驱动强度的比


j 1 反相器链的总延时：
tp
t
N
p,j
C g , j1 t p0 1 C g , j j 1
N
• 假设Cg,1和CL给定 – 推导反相器尺寸系数是多少？
确定反相器链的尺寸
• 每一个反相器的最优尺寸是与它相邻的前后两个 反相器尺寸的几何平均数－这意味着每个反相器 的尺寸都相对于它前面反相器的尺寸放大相同的 t p C g , j C g , j 1C g , j 1 0 倍数f，即每个反相器都具有相同的等效扇出，因 C g , j 而也就具有相同的延时
– 门本身的内部扩散电容
• 漏扩散区的面积越小越好
– 互连线电容
– 扇出电容
• 增加晶体管的W/L比 – 设计者手中最有力和最有效的性能优化工具 – 注意自载效应! – 一旦本征电容(即扩散电容)开 始超过由连线和扇出形成的外部负载，增加门 的尺寸就不再对减少延时有帮助，只是加大了 门的面积
传播延时表达式
F(In1,In2,…InN)
1
2
N
InN In1 In2 InN
PDN
下拉网络：每当F(In1,In2,…InN) = 0时，它 将提供一条在输出和GND之间的通路 由NMOS管构成
CMOS组合逻辑门的设计. 28
例2 CMOS复合门的综合 VDD B A
C
D
F D A ( B C )
M4
Vout
CGD12 M1 CDB1 Cw CG3 M3
Vout2
本征MOS晶体管电容
外部MOS晶体管(扇出)电容
连线电容
传播延时与电源电压的关系
假设忽略沟长调制系数，并且电源电压VDD》VTn+VDSATn/2
5.5 5 4.5 4 3.5 3 2.5 2 1.5 1 0.8
提高电源电压可以 降低延时，即可用 功耗换取性能。
动态功耗 短路功耗 静态功耗
• 功耗-延时积或每操作的能量损耗
PDP = CLVDD2 fmax tp = CLVDD2 /2
• 能量-延时积
EDP = PDP tp = Pav tp2= tp (CLVDD2)/2
第四章 基本单元电路
• MOS反相器 • CMOS组合逻辑门
– – – – 互补CMOS 有比逻辑(伪NMOS和DCVSL) 传输管逻辑 动态门
RC-Models
集总和分布RC网络的阶跃响应比较
5
第四章 基本单元电路
• MOS反相器 • CMOS组合逻辑门
1、CMOS 反相器的 VTC
NMOS off PMOS res
0 Vin VTn
Vout
NMOS sat PMOS res
VTn Vin Vout VTp
2.5
概念：
2.1 互补CMOS
• 静态CMOS门是上拉网络(PUN)和下拉网 络(PDN)的组合 • PUN和PDN网络是以相互排斥的方式构成 V 的 由PMOS管构成 •In 在稳定状态时输出节点总是一个低阻节点 上拉网络：每当F(In ,In ,…In ) = 1时，它
DD 1
In2
PUN
将提供一条在输出和VDD之间的通路
所有工作 点不是在 高输出电 平就是在 低输出电 平上
2 1.5 1 0.5 0.5 1
NMOS sat PMOS sat
Vout VTp Vin Vout VTn Vout VTn Vin VDD VTp
NMOS res PMOS sat
NMOS res PMOS off V
Di Ck Rik
k 1
N
Di R 1C 1 R 1C 2 (R 1 R 3 ) C 3 (R 1 R 3 ) C 4 (R 1 R 3 R i ) Ci
无分支的RC链（梯形链）：
在节点i处的Elmore延时为：
Di R1C1 ( R1 R2 )C2 ( R1 R2 Ri )Ci
A D B C
CMOS组合逻辑门的设计. 29
思考题6.1 确定互补CMOS门中晶体管的尺寸
B A 4 3
8 6 8 6 6 2 2C 2
C
D 4 A D 1 B
OUT D A B C
CMOS组合逻辑门的设计. 30
多个逻辑门连接的网络
Delay t p 0 pi g i f i /
VDD VTp Vin VDD
in
1.5
2
2.5
图5
由图5.4(VDD=2.5V)推导出的CMOS反相器的VTC
2、反相器的开关阈值(VM)
怎样得到 VM? 开关阈值VM定义为Vin = Vout的点
PMOS: sat NMOS: sat (Vin=Vout) 即VGS=VDS
两 种 情 况
4、 再谈稳定性
器件尺寸的变化只是引起开关阈值的平移
Good PMOS Bad NMOS
Nominal
“ 好” 的MOS 管： 沟道较短、较宽 栅氧较薄、器件阈值较 低
1
1.5 Vin(V)
2
2.5
计算电容值
Vin
5 CMOS反相器的性能：动态特性
Vout CL CG4 CDB2 Vout2
M2 Vin
t (normalized)
t pHL
CL 0.52 (W / L )n k n 'V DSATn
当电源电压足够 高时，延时与电 源电压无关 电压过高会引起可 靠性问题（氧化层 击穿、热电子等） 15
p
1
1.2
1.4
1.6
1.8
2
2.2
2.4
V
DD
(V)
• 减小CL
设计技术----减小一个门的传播延时
• 对于 = 0(忽略自载)时的解，最优级数N = ln (F)，
优化有效扇出
5 4.5 4 3.5 3 2.5 0 0.5 1
7 6 5 4 3 2 1 0

1.5
2
2.5
3
1
1.5
2
2.5
f
3
3.5
4
4.5
5
CMOS反相器. 24
• 选择扇出值大于最优值并不会过多地影响延时， 但能减少所要求的缓冲器级数和实现面积。 – 通常的做法是选择最优的扇出为4(对于 = 1) – 但采用过多的级数对延时会有明显的负面影响
f
N
C L C g ,1
N
F
– 其中F代表该电路的总等效扇出， t p N t p 0 1 N F F=CL/Cg,1 • 以及通过该反相器链的最小延时： • 当只存在一级时，tp和F是线性关系。加入第二级
确定反相器链尺寸的例子
In Cg,1 1
Out
CL = 8 Cg,1
过渡区的宽度近似为一段增益等于 开关阀值VM处的增益g与VOH、VOL的 交点，误差很小
VM
VOL VIL VIH
Vin
图9 对VTC进行逐段线性近 似简化了VIL和VIH的推导
结论：在过渡区有较高的增益是 我们所希望的
器件参数变化
2.5 2 Vout(V) 1.5 1 0.5 00 0.5 Good NMOS Bad PMOS
4
tp
3.5
3 1 2 3 4
= (W/Lp)/(W/Ln)
图18 CMOS反相器的传播延时与PMOS对NMOS管比值β的关系
反相器链
• 目标是要使通过反相器链的延时最小
In Cg,1 1 2 N CL Out
C g , j1 t p0 1 f j t p , j t p0 1 C g , j 第j级反相器的延时：
功耗、能量和能量延时
• 动态功耗
– 由充放电电容引起的动态功耗 – 切换时在电源和地线之间短路电流引起的功耗
• 静态功耗 • 综合考虑
功耗
• CMOS反相器的总功耗：
Ptot = Pdyn + Pdp + Pstat = CLVDD2 f01 + tscVDD Ipeak f01 + VDD Ileak
Cw r (1 ) Cdn1 C gn 2
当导线电容可以忽略时,
opt r
பைடு நூலகம்
当导线电容占主导时,应取较大的值
这一分析结果是当以对称性和噪声容限为代价时，较小的器件尺寸 得到较快的设计
例5.6 确定以相同门为负载的CMOS反相器的尺寸
5 10
-11
4.5
tpLH
tpHL
为2.4 (= 31 k/13 k)时将得 到对称的瞬态响应，不一定得 到最小的延时tp 为1.6~1.9时得到最优性能 因此该工作点适用于器件延时 为主要考虑因素时，通过减小 5 PMOS尺寸来减小延时