基于断言的验证技术SystemVerilog Tutorials下面的手册会帮助你了解一些SystemVerilog中最重要的新特点。

手册还提供了一些代码样本和例子使你可以对语言有更好"感觉"。

这些辅导假设你们已经了解了一些Verilog语言。

如果没有,你可以先去看看Verilog设计者指南(V erilog Designer’s Guide)。

* Data types* RTL design* Interfaces* Clocking* Assertion-based verification* Classes* Testbench automation and constraints* The Direct Programming Interface (DPI)SystemVerilog 的数据类型这个手册将描述Systemverilog新引进的数据类型。

他们大多数都是可以综合的，并且可以使RTL级描述更易于理解和书写。

整型和实型SystemVerilog引进了几种新的数据类型。

C语言程序员会熟悉其中的大多数。

引进新的数据类型构思是这样的，如果C语言和SystemVerilog有相同的数据类型可以使C语言算法模型更容易的转化为SystemVerilog模型。

Verilog的变量类型有四态：既是0，1，X，Z。

SystemVerilog引进了新的两态数据类型，每一位只可以是0或是1。

当你不需要使用的X和Z值时，譬如在写Testbench和做为for语句的循环变量。

使用两态变量的RTL级模型，可以使模拟器更有效率。

并且使用得当的话将不会对综合结果产生影响。

二态整型类型描述例子Bit user-defined size bit [3:0] a_nibble;Byte 8 bits, unsigned byte a, b;Shortint 16 bits, signed shortint c, d;Int 32 bits, signed int i,j;Longint 64 bits, signed longint lword;注意到和C语言不一样，SystemVerilog指定了一些固定宽度的类型。

四态整型类型描述例子Reg user-defined size reg [7:0] a_byte;Logic identical to reg in every way logic [7:0] a_byte;Integer 32 bits, signed integer i, j, k;logic是一种比reg型更好的类型，他更加的完善。

我们将会看到你可以在过去verilog hdl 中用reg型或是wire型的地方用logic型来代替。

非整数类型类型描述例子Time 64-bit unsigned time now;Shortreal like float in C shortreal f;Real like double in C double g;Realtime identical to real realtime now;数组在Verilog-1995中，你可以定义标量或是矢量类型的网线和变量。

你也可以定义一维数组变量类型的存储器数组。

在Verilog-2001中允许多维的网线和变量数组存在，并且取消了一些存储器数组用法的限制。

在SystemVerilog中数组有了新的发展，并对数组重新进行了重新定义，从而允许对数组进行更多的操作。

在SystemVerilog,中，数组可以具有压缩数组或是非压缩数组的属性，也可以同时具有两种属性。

考虑下面的例子：reg [3:0][7:0] register [0:9];压缩数组是[3:0]和[7:0]，非压缩数组是[0:9] 。

（只要你喜欢可以有同样多的压缩数组和非压缩数组）压缩数组* 保证将在存储器中产生持续的数据* 可以复制到任何其他的压缩对象中* 可切片("部分选取")* 仅限于"bit"类型(bit, logic, int等),其中有些(如int)有固定的尺寸相比之下，非压缩数组可以放在模拟器选择的任何地方，可以可靠地复制到另一个相同数据类型的数组中。

对于不同数据类型的数组,你必须使用映射（有几个非压缩数组映射到压缩数组的规则）。

非压缩数组可以是任何的类型,如实数数组。

SystemVerilog允许对完整的非压缩数组和部分选取的非压缩数组进行一些操作。

对与此，部分选取的数组必须是相同的数据类型和大小。

如非压缩数组必须要有相同的位数和长度。

而压缩数组不一样，只要选取的部分有相同数量的位数。

允许的操作有* 读和写整个数组* 读和写部分选取的数组* 读和写数组中的位* 在数组，部分选取的数组和数组的位有同样的优先级SystemVerilog也支持动态数组（在仿真中数组长度可以改变）和关联数组（数组中的数据非连续排列）。

为了支持这些数组类型，SystemVerilog中提供了一些数组查找的函数和方法。

如你可以使用$dimensions函数查询一个数组变量的的维数。

TypedefSystemVerilog的数据类型系统允许定义复杂的数据类型。

为了使代码看起来清晰，引进了别名的方法。

别名的方法允许使用者在他们的代码中用自己的名字来定义经常使用的数据类型，当构造复杂的数组时用别名的方法是很方便的。

typedef reg [7:0] octet;octet b;和reg [7:0] b;的效果是一致的typedef octet [3:0] ;quadOctet;quadOctet qBytes [1:10];和reg [3:0][7:0] qBytes [1:10];的效果是一致的EnumSystemVerilog也引进了枚举类型，例如enum { circle, ellipse, freeform } c;枚举允许您用于声明一组命名的常数。

这样的数据类型是适用表示状态值、操作码和其它的非数字或象征性的数据。

Typedef和枚举经常一起使用, 象这样：typedef enum { circle, ellipse, freeform } ClosedCurve;ClosedCurve c;枚举类型命名值的作用类似于常数。

它的默认类型是int。

您能复制他们到/从枚举类型的变量, 互相比较他们等等。

枚举类型的强制类型。

您无法复制一个数值到枚举类型变量, 除非您使用定义影射。

c = 2; // ERRORc = ClosedCurve'(2); // Casting – okay然而,当你在一个表达式中使用了枚举类型,你所使用的值等效于分开写的整数; 所以例子中的这是一个比较好的枚举变量与整数的比较；而且它也可以在整数表示式中使用枚举值。

结构体和共同体同样, SystemVerilog 也引进了结构体和共同体, s类似于C.struct {int x, y;} p;结构体成员选择使用.名字的语法。

p.x = 1;结构体的表达可以使用括号。

p = {1,2};结构体在使用typedef声明新的结构类型和使用新的类型声明变量时是非常有用的。

注意结构体也是可以被封装的。

typedef struct packed {int x, y;} Point;Point p;共同体在用相同的硬件资源(如寄存器)储存不同类型的值(如整数、浮点)时候是非常有用的。

SystemVerilog RTL Tutorial这个手册将介绍systemverilog的一些新特点,这样使RTL级设计更加方便,更有效率。

新的操作符SystemVerilog 增加了一些新的操作符，其中的大部分是从C语言中引进来的。

新增加的操作符包括自增（++），自减（--）和指派运算符(+=, -=)。

全等运算符（===和!==）作用类似于casex声明，值X和值Z都被认为是无关位。

新的循环声明也是从C语言中引进来的，包括do-while循环，break 和continue。

新的foreach操作符用在数组变量中。

而且增强了for循环的功能，下面的做法是正确的，for (int i = 15, logic j = 0 ; i > 0 ; i--, j = ~j)标签在Verilog中, 你可以这样标识begin 和fork语句：begin : a_label在SystemVerilog语句标签可以在end处重复一遍：end : a_label这对管理代码是非常有用的。

在end处的标签必须和在开始处的标签相一致。

Modules, tasks 和and functions也可以在在代码的末尾处重复标签名。

module MyModule ......endmodule : MyModule在SystemVerilog中允许在任何过程声明中添加标签：loop : for (int i="0"; ...这对for循环特别有用，因为这样的话for循环可以被终止。

尽管通过这种方式增强了块的命名, 但是至少有一个这样的理由取消他们的使用，那就是在SystemVerilog 变量也可以在未命名的块中被使用！!Relaxed Assignment Rules对verilog的初学者来说这也许是最难的(甚至老练的Verilog 用户也时常被难住由它时常绊倒) 是线网和变量之间的不同点。

SystemVerilog 包含了太多的混乱史: 变量可以通过过程赋值语句, 连续赋值语句和通过module例化连接到输出端来赋值。

但不幸的是, 仍不能连接variable到inout端口, 虽然你可以通过使用ref端口来实现。

那意味这在SystemVerilog中,你可以在大部分时间里使用logic 数据类型, 而在verilog中你有时得用reg而有时却得使用wire。

实际上reg和logic几乎是相互等同的, 但logic是一个更合适的名字。

这里还有些限制，不允许使用多于一次的持续赋值语句和输出端口连接的给同一变量赋值。

这是因为没有类似于线网的多重驱动变量的定论。

因此，假如你通过这些方式给一个变量赋过值，你将不能再用过程赋值语句给变量赋值。

Port Connection Shorthand如果你使用Verilog-2001，编写测试环境的模块有如下声明：module Design (input Clock, Reset, input [7:0] Data, output [7:0] Q);在测试环境中，你可以这样声明regs 和wires：reg Clock, Reset;reg [7:0] Data;wire [7:0] Q;你可以这样例化模块：Design DUT ( Clock, Reset, Data, Q );更好的可以这样声明Design DUT ( .Clock(Clock), .Reset(Reset), .Data(Data), .Q(Q) );但这样有点过于重复。