直接数字频率合成器（DDS）实验报告课程名称电类综合实验实验名称直接数字频率合成器设计实验日期2015.6.1—2013.6.4学生专业测试计量技术及仪器学生学号114101002268学生姓名陈静实验室名称基础实验楼237教师姓名花汉兵成绩摘要直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS 或DDS）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
本篇报告主要介绍设计完成直接数字频率合成器DDS的过程。
其输出频率及相位均可控制，且能输出正弦波、余弦波、方波、锯齿波等五种波形，经过转换后在示波器上显示。
经控制能够实现保持、清零功能。
除此之外，还能同时显示出频率控制字、相位控制字和输出频率的值。
实验要求分析整个电路的工作原理，并分别说明了各子模块的设计原理，依据各模块之间的逻辑关系，将各电路整合到一块，形成一个总体电路。
本实验在Quartus Ⅱ环境下进行设计，并下载到SmartSOPC实验系统中进行硬件测试。
最终对实验结果进行分析并总结出在实验过程中出现的问题以及提出解决方案。
关键词：Quartus Ⅱ直接数字频率合成器波形频率相位调节AbstractThe Direct Digital Frequency Synthesizer is a technology based on fully digital technique, a frequency combination technique syntheses a required waveform from concept of phase. This report introduces the design to the completion of the process of direct digital frequency synthesizer DDS. The output frequency and phase can be controlled, and can output sine, cosine, triangle wave, square wave, sawtooth wave, which are displayed on the oscilloscope after conversation. Can be achieved by the control to maintain clear function. Further can simultaneously display the value of the frequency, the phase control word and the output frequency. The experimental design in the Quartus Ⅱenvironment, the last hardware test download to SmartSOPC experimental system. The final results will be analyzed, the matter will be put forward and the settling plan can be given at last.Key words:Quartus ⅡDirect Digital Frequency Synthesizer waveform Frequency and phase adjustment目录一、设计内容 (4)二、设计原理 (4)2.1 DDS概念 (4)2.2 DDS的组成及工作原理 (4)三、设计要求 (6)3.1 基本要求 (6)3.2 提高要求 (6)四、设计内容 (6)4.1 分频电路 (6)4.2 频率预置与调节电路 (10)4.3 累加器 (12)4.4 波形存储器（ROM） (13)4.5 测频电路 (19)4.6 译码显示电路 (21)4.7 消颤电路 (22)4.8 总电路 (23)五、电路调试仿真与程序下载 (24)六、示波器波形图 (25)七、实验中遇到的问题及解决方法 (25)八、电路改进 (26)九、实验感想 (28)十、参考文献 (28)一、设计内容设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS 或DDS）。
二、设计原理2.1 DDS概念直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS 或DDS）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
2.2 DDS的组成及工作原理DDS的基本组成结构如下图2-1所示，其主要由频率预置与调节电路、累加器、波性存储器（如正弦波数据表等）、D/A转换器及低通滤波器等几部分组成。
图2-1 DDS整体电路工作原理图其中相位累加器由N位加法器和N位寄存器构成。
每来一个时钟clock，加法器就将f与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄频率控制字control存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。
这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。
由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。
用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。
波形存储器的输出送到D/A转换器，由D/A转换器将数字信号转换成模拟信号输出，DDS信号波流程示意图如图2-2所示。
图2-2 DDS 工作流程示意图由于相位累加器为N 位，相当于把正弦信号在相位上的精度定为N 位，所以分辨率为N21。
若系统时钟频率为c f ，频率控制字control f 为1，则输出频率为 N c out f f 2= 这个频率相当于“基频”。
若control f 为K ，则输出频率为：N c out f K f 2⋅= 当系统输入时钟频率c f 不变时，输出信号的频率由频率控制字K 所决定。
由上式可得：cout N f f K ⋅=2 其中，K 为频率字，注意K 要取整，有时会有误差。
选取ROM 的地址时，可以间隔选项，相位寄存器输出的位数D 一般取10-16位，这种截取方法称为截断式用法，以减少ROM 的容量。
D 太大会导致ROM 容量的成倍上升，而输出精度受D/A 位数的限制未有很大改善。
图2-3 组装模块后的整体工作原理图4位频率控制字K 相位累加器 12位相位寄存器data [11..0]clk data1 data2 q[11..0] result [11..0] data1 data2result [11..0] q[9..0]q[9..0] 4位相位控制字P 余弦ROM正弦ROM addr[11..0]addr[11..0] q[9..0]q[9..0]余弦波 数值输出至D/A （1）正弦波 数值输出至D/A （2）clk clk 基准时钟fc加法器三、设计要求3.1 基本要求（1）用QuartusII软件和SmartSOPC实验箱实现DDS的设计；（2）DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的ROM 实现,ROM结构配置成4096×10类型；（3）具体参数要求:频率控制字K取4位;基准频率fc=1MHz,由实验板上的系统时钟分频得到；（4）系统具有清零和使能的功能；（5）利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号,能够通过示波器观察到正弦波形；（6）通过开关（实验箱上的Ki）输入DDS的频率和相位控制字,并能用示波器观察加以验证。
3.2 提高要求（1）通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；（注意：按键后有消颤电路）（2）能够同时输出正余弦两路正交信号；（3）在数码管上显示生成的波形频率；（4）充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；（5）设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；（6）基于DDS的AM调制器的设计；（7）自己添加其他功能。
四、设计内容4.1 分频电路硬件电路的内部时钟为48MHz，使用前必须将它分配至我们需要的0.5Hz、1Hz、2Hz、1KHz和1MHz。
分频电路由多个计数器组合而成，主要是由2分频/3分频/10分频这三种基本分频电路以不同形式组合构成。
各子分频的输出最好取计数器输出的最高位，这样分出的频率脉冲占空比较大。
下图为总分频电路流程图：48MHz1000分频8分频3分频1000分频2Hz2分频1MHz1000分频1KHz1000分频1Hz2分频0.5Hz图4-1 总分频电路流程图 4.1.1 二分频电路二分频电路由一个D 触发器及一个非门实现，通过将D 触发器的Q 和Q 相连，在Q 端即得到一连串的二分频信号，实验电路图及封装图如下：图4-2 二分频电路图 图4-3 二分频电路封装图其仿真波形为：图4-4 二分频电路的仿真波形4.1.2 三分频电路三分频电路通过74160用置数法实现，其输出端A B C D Q Q Q Q 按照001000010000→→的方式循环计数就可以对其输入的脉冲进行三分频，输出信号由B Q 引出。
其电路图及封装图如下图所示：图4-5 三分频电路图图4-6 三分频电路封装图其仿真波形为：图4-7 三分频电路的仿真波形4.1.3 八分频电路八分频电路实际上就是三个二分频电路相串联而成，其电路图及封装图如下图所示：图4-8 八分频电路图图4-9 八分频电路封装图其仿真波形为：图4-10 八分频电路的仿真波形4.1.4 十分频电路十分频点路由一片74163和一个与非门得到，在1100时置数0011，计数器循环方式如下所示：1000100110101011110001110110010101000011001000010000←←←←↓↑→→→→→→→图4-11 十分频电路计数循环图取最高位4Q 为计数器的输出端，内部结构及其封装图如下图所示：图4-12 十分频电路图 图4-13 十分频电路封装图其仿真波形为：图4-14 十分频电路的仿真波形从波形仿真图可以看出，10个脉冲信号为一个周期，且高低电平之比为1:1，符合要求。