一种实用的中频数字接收机设计一种实用的中频数字接收机设计???摘要：针对后三代移动通信系统研究所需硬件平台的要求，提出了一种灵活性强的可扩展中频接收机设计方案。

这种方案可以在较高的中频频率上实现信号的数字化接收，且适用于多种输入信号。

该方案以自顶向下的思路，吸取其它方案的优点，完成了基于软件无线电思想的数字化接收机设计。

该系统结构简单，成本低，有良好的实用性和通用性。

???关键词：带通带通采样?采样速率采样速率?数字下变频????近年来，移动通信的发展十分迅速。

应对更高速率业务的要求，我国对于后三代移动通信系统（B3G）的研究也逐渐兴起，但是目前多局限于对仿真数据进行理论研究和模拟阶段，有必要建立一个硬件实验平台，以便寻找研究成果的应用方法。

此硬件平台应具有适合于软件无线电的体系，在硬件结构上与无线通信的通用功能模块相一致：不仅可以接收现存通信标准规定的信号，还可以处理由用户自定义的信号，为未来研究提供可靠的实测数据。

该平台还应具有高度的灵活性、开放性以支持多种通信体制和不同的QoS（Quality of Service）要求。

???从软件无线电的观点来看，受宽带天线、高速A/D转换器及数字信号处理器等发展水平的限制，实现一个理想的软件无线电平台[1]的条件目前还不具备。

因此，本文根据系统提出的中频频率为70MHz、信号带宽为10MHz的设计要求，在分析比较了几个方案优缺点的基础上，着重研究了在现有器件情况下最大限度地实现中频数字化这一关键问题，最终设计了一种可用于所述实验平台的中频数字化接收机。

在使用该方案的实际系统上，可以对新一代蜂窝移动通信系统中的关键技术进行研究和实验评估。

1初步设计方案???站在系统灵活性的角度，本文暂不考虑使用模拟解调器的中频接收方案，而采用数字化的处理,先提出两种方案。

1.1单路带通采样方案???根据系统的中频频率和带宽两项参数指标，若进行低通采样，由Nyquist定理知，采样速率至少要150Msps才能保证频谱不会发生混迭。

但以目前芯片的制作水平来看，采样速率大于150Msps且分辨率在10bit以上的ADC成本会很高；此外，后级接口电路必须使用超高速逻辑电路，基带数字信号处理的压力很大，还增加了整个电路板的布线、制版工艺难度，从而带来许多问题。

观察系统的中频接收信号：最高截止频率为75MHz，但信号带宽只有10MHz；若低通采样此信号，则默认信号分布在0～75MHz整个频带范围内，对此频带不再加以利用，因而频谱利用率较低。

可以运用带通采样机制，按远低于2倍信号最高截止频率的采样速率进行欠采样，将中频信号频谱无混迭地搬移至基带[1]。

此方案的示意图。

????例如，当发送端的基带信号基带信号是实信号时，选择接收机的采样速率fs=35Msps，频谱周期性复制到：fI±kfs（k为整数），采样前后信号频谱的变化。

?????从图中可以看到，带通采样利用ADC作为近似理想的混频器对信号进行变频。

采样后相当于信号的中心频率从70MHz搬移到基带，实现了中频到基带的频率变换，频谱利用率也比较高。

可见，带通采样是比较合适的高速中频采样方案。

此方案的优点是不再要求ADC有很高的采样速率，而只要采样速率选取得合适，后端可以直接得到基带数据进行相应的处理，大大简化了系统。

此方案的缺点是当发送的基带信号为复数形式时，正负频谱关于虚轴不对称，若仍用35Msps的采样速率，频谱会发生混迭。

因此要在采样前将信号先分别通过两个模拟边带滤波器得到两路有用的边带信息，再分别进行带通采样，要求此模拟滤波器的截止特性必须十分陡峭，否则会损失通带内的低频分量。

但模拟滤波器有两个缺点：首先，过渡带宽窄的滤波器由于相位对频率的非线性会导致信号失真；其次，过渡带窄意味着高阶滤波器需要大量高质量的储能元件，代价很高。

由此，该模拟边带滤波器不仅昂贵，还会使有用信号产生失真。

1.2两路正交化采样方案???笔者又提出了适用于发送端是复基带信号的两路正交化采样方案：借鉴正交采样的基本思想，使用两路ADCs以起始采样时间相距个中频信号周期、同样的采样速率对中频信号进行带通采样。

由于相位是以2π为周期的，所以这种方法得到的两路采样信号相位相差，可以把它们分别看作一个复数信号的I、Q两路，对于每一路数据都按照前一种方案的思路将频谱搬移到基带。

此方案示意图，其中NCO（Numberically Controlled Oscillator）表示数控振荡器。

????这种方案用两路正交信号恢复基带复信号，若仍用原来的采样速率就能获得比第一种方案好的信噪比信噪比，而且方案二所适用的范围更广。

此方案最大的缺点是需要两片ADCs，系统的复杂度成倍增长，且两路ADCs采样的起始时刻要满足相隔约3.57×10-9秒，采样过程中它们之间的相位差要保持不变，这对采样时钟的相位和两路ADCs的参数一致性要求很高，一般的系统难以实现。

???综合上述方案，根据对其优缺点的分析，在具体设计中权衡利弊，对系统复杂度和系统性能折衷考虑，形成了下面的数字化接收方案。

2数字化接收方案2.1系统结构???基于以上分析，笔者设计了一种基于软件无线电的全数字化接收机。

系统的实现框架。

????此设计在前两种方案的基础上，结合各自优势，尽可能抑制了它们的缺点：一方面由于应用了带通采样机制，此方案具有第一种方案效率高、所用器件少的优点，同时又比第一种方案的适用范围广，它可恢复复数形式的基带信号，而单路带通采样方案实现的实信号情况仅为其中的一个特例而已。

另一方面，采用数字下变频器下变频器，解决了第二种方案使用两路ADCs所遇到的由于ADCs电路参数不一致及双通道幅度、相位失配，使系统性能急剧下降的问题。

因此本方案具有一定的工程应用价值，这一点在后面会进一步说明。

???系统工作过程为：将接收的中频信号经过中心频率为70MHz的声表面波SAW（Surface Acoustic Wave）带通滤波器BPF(Bandpass filter)后得到信号r(t)，输入到ADC进行带通采样，采样速率为fs，产生的数字信号r[n]送入数字下变频器DDC（Digital Down Converter）处理，输出I、Q两路基带数据到后端的DSP、FPGA等数字信号r[n]处理器件中，调用不同的软件模块对具体信号进行相应处理。

这种软件化机制使整个系统功能具有可扩展的空间，灵活性大大提高。

???根据本系统相关的设计指标，带通滤波器采用VANLONG公司的BP60190。

其中心频率为70MHz，3dB带宽为10.2MHz，中心频率上的插入损耗典型值为24.7dB。

ADC采用AD公司的AD9214，这是一款10bit的ADC 芯片，最高采样速率为105Msps。

DDC采用AD公司的新一代数字下变频器AD6624A，它代表了目前多通道DDC的最高技术水平，一个突出的优点在于：最高输入数据速率可以达到100Msps。

采用此芯片，系统所要接收的宽带信号就能实现用较高的速率进行采样，最大限度地减少采样速率降低所造成的信噪比恶化。

???AD6624A在本系统中完成的主要功能有下变频、低通滤波和降低采样速率。

其工作流程。

由一片ADC采样得到的实信号r[n]首先通过频率变换器完成下变频，得到I、Q两路信号r1I[n]、r1Q[n]，这样就避免了方案二的不足：因为方案二中的正交信号是用两路ADCs采样得到的，难以克服由于器件参数不一致使信号幅度、相位失配等问题。

下一级是一个可编程的重采样梳状滤波器rCIC2（second order Resampling Cascaded Integrator Comb FIR filters）。

CIC滤波器是一种简单的整系数滤波器，一般综合信号失真程度和运算量的考虑，工程上常应用此类滤波器完成抽取或内插滤波。

然后信号通过一个五级级联的梳状滤波器组CIC5（fifth order Cascaded Integrator Comb FIR filters）。

在该滤波器组中进行抗混迭滤波得到基带信号rI[n]、rQ[n]，并进行数据的抽取，抽取率可以取2～32之间的任意整数。

接下来是AD6624A中的最后一个信号处理单元——可编程RAM系数滤波器RCF（RAM Coefficient FIR filter），在此单元中进一步变换采样速率并对信号波形进行整形。

最后经过输出控制逻辑单元，输出符合系统要求的低速率基带信号。

2.2主要工作参数的确定???设数字下变频器（DDC）内部NCO的工作频率为fL，考虑一般的情况，待发送的基带信号为复数形式，表示成:??? s(t)=I(t)+jQ(t)????????????????????????（1）???则在发送端经上变频得到的中频复信号为s1(t)=取其实部调制到射频发送出去。

理想情况下，接收机收到的中频信号r(t)=Re{s1(t)}。

其中，表示取复数的实部。

???采样后的信号r[n]，通过频率变换器后变为I、Q两路信号r1I[n]、r1Q[n]，这里仅给出I路信号的表示式，Q路信号的分析方法类似。

??????首先要确定数字下变频器中NCO的本振频率。

通常情况下，下变频的本振频率fL取与中频频率fI相等的数值，那么式（2）中的第二项就是基带数据。

但对于本系统，70MHz的中频频率不在AD6624A所能实现的频率范围内。

观察式（2），若fL=fs-fI=23.3MHz（在芯片的正常工作范围内），则式中的第二项为高频分量，可通过低通滤波器滤除，于是得到基带信号这时，只要送入D/A转换器就恢复出了I(t)，同理也能得到Q(t)。

所以这个本振频率的选择是可以实现的。

???然后确定系统的最佳采样速率。

ADC的采样速率即DDC输入数据的速率是全系统一个重要的参数。

它受到器件技术水平的制约，又决定了DDC内部滤波器、抽取率以及输出数据速率的设计与选择，从而影响着整个系统的性能。

???带通采样定理要求采样速率满足下式即可实现无混迭采样[2]：??????式（3）中[·]表示取值不大于括号内的整数。

其中fs为采样速率，fh、fl分别是信号的上下限频率，fh-fl≤fl。

???本系统中fh=75MHz,fl=65MHz,由式（3）可得：??????在式（4）给出的采样速率集合中，n=1时，75Msps≤fs≤130Msps;n=2时，50Msps≤fs≤65Msps。

选取一个最佳采样速率，使采样后频谱间距最大，从而降低对抗混迭滤波器带外抑制的要求。

???另一方面，对于ADC，若只考虑量化噪声，衡量ADC信噪比的表示式[3]为：??????其中，m为ADC分辨率。

可见，保持fh不变时，增大采样速率和A/D分辨率均可提高数字信号的信噪比。