机电工程学院本科生课程设计题目：数字时钟课程：数字电子技术专业：电气工程及其自动化班级：学号：姓名：指导教师：完成日期：任务书目录1设计的目的及任务 (1)1.1 课程设计的目的 (1)1.2 课程设计的任务与要求 (1)1.3 课程设计的技术指标 (1)2 数字时钟的介绍和原理 (2)2.1 数字时钟的介绍 (2)2.2 数字时钟的电路组成 (2)2.3 数字时钟的工作原理 (3)3 数字时钟总设计方案和各部分电路设计方案 (4)3.1 数字时钟总设计方案 (4)3.2 各部分电路设计方案 (5)3.3 总电路设计图 (17)4 电路仿真 (17)5收获与体会 (24)6 仪器仪表明细清单 (24)参考文献 (25)1.设计的目的及任务1.1 课程设计的目的（1）巩固所学的相关理论知识；（2）实践所掌握的电子制作技能；（3）会运用Mutisim工具对所作出的理论设计进行模拟仿真测试,进一步完善理论设计；（4）通过查阅手册和文献资料,熟悉常用电子器件的类型和特性,并掌握合理选用元器件的原则；（5）掌握模拟电路的安装\测量与调试的基本技能,熟悉电子仪器的正确使用方法,能力（6）分析实验中出现的正常或不正常现象(或数据)独立解决调试中所发生的问题；（7）学会撰写课程设计报告；1.2 课程设计的任务与要求（1）根据技术指标要求及实验室条件设计出电路图，分析工作原理，计算元件参数；（2）列出所有元器件清单；（3）安装调试所设计的电路，达到设计要求；（4）记录实验结果。
1.3 课程设计的技术指标（1）准确计时，用数码管显示小时、分和秒；（2）小时以24小时计时；（3）带有时间校正功能；（4）“闹钟”功能；2.数字时钟的介绍和原理2.1 数字时钟的介绍数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。
数字时钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。
数字时钟的组成一般由计数器、译码器、显示器、振荡器及分频器等几部分组成。
振荡器产生的时标信号送入分频器，分频器将其送入的时标信号分频成秒脉冲信号。
再把秒脉冲送入计数器进行计数，并把累计的计数结果以“时”、“分”、“秒”的数字显示出来。
“秒”的显示由二级计数器和译码器组成六十进制计数器电路来实现，“分”的显示电路与秒相同。
“时”的显示由二级计数器和译码器组成的二十四进制计数器电路来实现。
数字钟已成为人们日常生活中必不可少的物品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
钟表的数字化给人们生产生活带来了极大的方便。
它扩展了钟表原有的报时功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，这些都是以钟表数字化为基础的。
因此，研究数字电子钟以及扩大其在生活中的应用，有着非常现实的意义。
尽管目前市场上已有现成的数字钟集成电路芯片，价格便宜，使用也非常方便。
鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，为了帮助同学们将已经学过的比较零散的数字电路的知识能够有机的、系统地联系起来用于实际，培养综合分析、设计电路的能力，进行数字钟的设计是必要的。
2.2 数字时钟的电路组成数字时钟是用数字集成电路构成，用数码显示的一种现代化计数器。
本系统由振荡器、分频器、校时电路、计数器、译码显示器以及电源电路组成。
秒脉冲发生电路产生秒脉冲信号，不同进制的计数器、译码器和显示器组成计时系统，通过校时电路实现对时、分的校准，电源电路提供稳定的+5v的电压。
2.3 数字时钟的工作原理数字时钟实际上是一个对1HZ频率进行计数的计数电路。
由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字时钟，但是出于对材料和成本的考虑，我们决定设计较简单的中小规模集成电路组成电子钟，采用由555定时器和RC电路构成振荡器的方案。
图1系统原理框图（1）振荡器电路：一般说来，振荡器的频率越高，计时精度越高。
本设计中采用由集成定时器555与RC组成的多谐振荡器，经过调整输出1000Hz脉冲。
（2）分频器电路：分频器电路将1000HZ的方波信号经1000次分频后得到1Hz 的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
（3）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。
（4）译码显示电路：译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流，我们采用自带译码功能的数码管。
（5）整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时。
其作用方式是在整点前的十秒内，出现奇数秒时报时灯发光，从而实现在最后十秒内闪烁五次，以示提醒。
（6）校时电路：由于数字钟的初始时间不一定是标准时间，而且在数字钟的运行过程中可能出现误差，所以需要校时电路来对“时、分”显示数字进行校对调整。
3.数字时钟总设计方案和各部分设计方案3.1 数字时钟总设计方案数字时钟有振荡器、分频器、计数器、译码显示、报时等电路组成。
其中，振荡器和分频器组成标准秒信号发生器，直接决定计时系统的精度。
由不同进制的计数器、译码器和显示器组成计时系统。
将标准秒信号送入采用六十进制的“秒计数器”，每秒计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用二十四或十二进制计时器，可实现对一天24h或12h的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。
数字时钟的原理框图如下图2.1所示。
报时图2.1 数字时钟的原理框图3.2 各部分电路设计方案3.2.1 秒脉冲产生电路秒脉冲产生电路的功能是产生标准秒脉冲信号，主要由振荡器和分频器组成。
振荡器是计数器的核心，振荡器的稳定度和频率的精准度决定了计时器的准确度，可由石英晶体振荡电路或555定时器与RC组成的多谐振荡器构成。
一般来说，振荡器的频率越高，计时的精度就越高，但耗电量将增大，故设计时一定要根据需要设计出最佳的电路。
石英晶体振荡器具有频率准确、振荡稳定、温度系数小的特点，但是如果精度要求不高的话可以采用555构成的多谐振荡器。
秒脉冲产生电路在此例中的主要功能有两个：一是产生标准秒脉冲信号，二是可提供整点报时所需要的频率信号。
在下面电路设计中，为了简化电路，秒脉冲产生电路用一个1Hz 的秒脉冲时钟信号源替代。
3.2.1.1 555构成的多谐振荡器秒脉冲产生电路主要是由一个555定时器和三个十进制计数器74160构成。
其中，555定时器与RC 组成多谐振荡器，三个计数器74160组成分频器。
其逻辑图如图3.2.1.1所示。
470nF10nF1k Ω1k Ω3个74160图3.2.1.1 555构成的多谐振荡器而成的秒脉冲产生电路逻辑图其中555定时器的引脚图和功能表如图3.2和图3.3所示，其中选取R 1=R 2=1k Ω，C 1=470nF ，C 2=10nF ，从而多谐振荡器的频率为：()()kHz C R R f 110*7.4*1*21*7.0/127.0/1621≈+=+=-图3.2.1.2 555定时器的引脚图导通12不变不变1导通1截止11××放电管T输出(VO)复位(RD)触发输入(VI2)阈值输入(VI1)输出输入CC31V>CC3V<CC31V>CC32V>CC3V<CC32V<图3.2.1.3 555定时器的功能表74160NQA14QB13QC12QD11RCO15A3B4C5D6ENP7ENT1~LOAD9~CLR1CLK2图3.2.1.4 计数器74160的引脚图图3.2.1.5 计数器74160的逻辑图图3.2.1.6 计数器74160的功能表160为可预置的十进制同步计数器，共有74160和74LS160两种线路结构型式，其管脚图如图3.2.1.4所示, 160 的清除端是异步的，当清除端/MR为低电平时，不管时钟端CP状态如何，即可完成清除功能。
160的预置是同步的。
当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0－Q3与数据输入端P0－P3一致。
当CP由低至高跳变或跳变前，如果计数控制端CEP、CET为高电平，则/PE 应避免由低至高电平的跳变。
160 的计数是同步的。
靠CP同时加在四个触发器上而实现的。
当CEP、CET 均为高电平时，在CP上升沿作用下Q0－Q3同时变化，从而消除了异步计数器中出现的计数尖峰。
对于74160，只有当CP 为高电平时，CEP、CET 才允许由高至低电平的跳变。
160有超前进位功能。
当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0的高电平部分。
在不外加门电路的情况下，可级联成N 位同步计数器。
计数器74160的引出端符号如下：电路中多谐振荡器输出的是1kHz的脉冲信号，此信号作为第一级计数器的时钟信号。
计数器的四个使能端ENP、ENT、LOAD、CLR均接高电平、由于74160是十进制计数器，因此计数器每计数满10次有一个进位信号，此信号即为第一级计数器分频后得到的100Hz的脉冲信号，将这个信号接在下一级计数器的时钟信号端CLK则可实现继续分频，经过两个74160逐级分频后依次得到10Hz和1Hz的脉冲信号。
其电路仿真图如图3.2.1.7所示，用一个四通道的示波器可以清楚看到四个脉冲信号的波形如图3.2.1.8所示。
U1LM555CMGND1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V1kΩ1kΩC1470nFC210nFU274160NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT10~LOAD 9~CLR 1CLK2U374160N QA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2U474160NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT 10~LOAD 9~CLR 1CLK2IO1U8A 74LS04DVCC 5V图3.2.1.7 秒脉冲产生电路仿真图图3.2.1.8 千分频秒脉冲信号仿真波形3.2.2 计数器电路根据数字时钟的原理框图2.1可知，整个计数器电路由秒计数器、分计数器和时计数器串接而成。