➢ 数字钟的计数电路的设计可以用反馈清零法。当计 数器正常计数时，反馈门不起作用，只有当进位脉冲 到来时，反馈信号将计数电路清零，实现相应模的循 环计数。
➢ 60进制，当计数器从00，01，02，……，59计数时 ，反馈门不起作用，当第60个秒脉冲到来时，反馈信 号随即将计数电路清零，实现模为60的循环计数。
3 设计方案的选择与论证
3.3) 译码和数码显示电路
译码和数码显示电路是将数字钟和计时状态直观清 晰地反映出来，被人们的视觉器官所接受。显示器 件选用LED七段数码管。在译码显示电路输出的驱 动下，显示出清晰、直观的数字符号。
3 设计方案的选择与论证
3.4) 校时电路
➢ 实际的数字钟表电路由于秒信号的精确性不可能做 到完全（绝对）准确无误，数字钟总会产生走时误差 的现象。因此，电路中就应该有校准时间功能的电路 。
4 电路设计计算与分析
4.1) 秒信号电路单元设计
➢ 图4.1所示电路通过TTL非门构成的输出为方波的数 字式晶体振荡电路，TTL非门G1与晶体、电容和电 阻构成晶体振荡器电路，G2实现整形功能，将振荡 器输出的近似于正弦波的波形转换为较理想的方波。
➢ 输出反馈电阻R47和R48为非门提供偏置，ห้องสมุดไป่ตู้电路工 作于放大区域，即非门的功能近似于一个高增益的反 相放大器。
➢ J2是时校正开关。不校正时，J2开关是连接上面的 ，即连接正常计数。当校正时位时，首先截断正常的 计数通路，然后再进行人工出触发计数加到需要校正 的计数单元的输入端，校正好后，再转入正常计时状 态即可。
2）采用CD4040等来构成分频电路。CD4040在数 字集成电路中可实现的分频次数达到12次，为12级 2进制计数器，可以将32768HZ的信号分频为8HZ 。由两片就可以将脉冲分为1HZ的秒信号了。
本设计为了得到稳定的脉冲选用了石英晶体振荡器 ，为了简化电路分频选用了CD4040。
3 设计方案的选择与论证
➢ 分计数电路与秒钟相同，只是将十位的进位信号接 至时计数电路的使端。
4 电路设计计算与分析
4.2) 时、分、秒计数器
（2）二十四进制计数器
图4.3 二十四进制计数功能电路图
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 时计数器和分计数器大同小异，时计数电路由两位计 数 芯 片 74LS160 构 成 的 二 十 四 进 制 计 数 器 ， 将 一 片 74LS160设计成4进制加法计数器，另一片设置2进 制加法计数器。
➢ 个位计数状态为QD QC QB QA = 0100，十位计数 状态为QD QC QB QA = 0010时，要求计数器归零。
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 将个位QC、十位QB通过一个与非门接至个位、十 位计数器的异步清零端CR，平时通过与非门输出地 信号为高电平，当计数到0010 0100（十进制24）时 ，输出地信号为低电平，十位和个位同时清零，从而 构成24进制计数器。
对分钟校时的时候，最大分钟不向小时进位。校时 时钟源可以手动输入或借用电路中的时钟。 （4）具有正点报时功能，正点前10秒开始，蜂鸣器 1秒响1秒停地响5次。 （5）为了保证计时准确、稳定，由晶体振荡器提供 标准时间的基准信号。
3 设计方案的选择与论证
（1）数字电子钟由信号发生器、“时、分、秒”计 数器、译码器及显示器、校时电路、整点报时电路 等组成。
3.2) 时、分、秒计数器
➢ 根据60秒为1分、60分为1小时、24小时为1天的计 数周期，分别组成两个六十进制（秒、分）、一个 二十四进制（时）的计数器。将这些计数器适当地 连接，就构成秒、分、时的计数，实现计时功能。
➢ 本设计采用4位二进制同步计数器74LS160，异步 清零端CR,无论有无CP,计数器立即清零，计数使端 ENp=ENt=1,计数器计数。
3 设计方案的选择与论证
数字电子钟系统框图如下:
图3.1 数 字 电 子 钟 系 统 框 图
3 设计方案的选择与论证
3.1) 时间脉冲产生电路
➢ 振荡器是数字钟的核心。振荡器的稳定度及频率的 精确度决定了数字钟计时的准确程度。
➢ 由集成逻辑门与RC组成的时钟源振荡器或由集成 电路定时器555与RC组成的多谐振荡器作为时间 标准信号源。
➢ 本实验中采用4040来构成分频电路。CD4040计数 为最高为12级2进制计数器，可以将32767HZ的信号 先分频为8HZ，再分为1HZ的信号。如图4.1所示， 可以直接实现振荡和分频的功能。
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 数字钟的计数电路用两个六十进制计数电路和24进 制计数电路实现的。
（1）六十进制计数器
图4.2六十进制计数功能电路图
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 秒计数电路是由两位计数芯片74LS160构成的六十进 制计数器。
1）秒个位是10进制计数器, 无需进制转换，只需将 进位输出C接至十位的使能端ENp和Ent。
2）秒十位计数单元为6进制计数器，需要进制转换 ，10进制计数器转换为6进制计数器的电路连接，需 要将QB和QC通过一个与非门接至清零端CR。
➢ 根据要求，电路应在整点前10秒钟内开始整点报时 ，即当时间在59分51秒到00分00秒期间时，对报时 电路发出报时控制信号。每隔一秒报时一秒。
4 电路设计计算与分析
4.1) 秒信号电路单元设计
图4.1 秒信号电路图
（1）晶体振荡器电路 晶体振荡器是构成数字式时钟的核心，它保证了时 钟的走时准确及稳定。
3 设计方案的选择与论证
（4）“时计数器”采用24进制计数器，可以实现一 天24h的累计。
（5）译码显示电路将“时、分、秒”计数器的输出 状态经七段显示译码器译码，通过六位LED数码管 显示出来。
（6）整点报时电路是根据计时系统的输出状态产生 一个脉冲信号，然后去触发音频发生器实现报时。
（7）校时电路是来对“时、分、秒”显示数字进行 校对调整。
➢ 本设计校时电路是将各个位上的使能端引出接一个 单刀双掷开关，一端（1端）接低位的进位信号，另 一端（2端）接校时电路。校正某位上的时间时，可 以将相应位的开关接到2端，通过拨动校时电路就能 实现校时功能。
3 设计方案的选择与论证
3.5) 整点报时电路
➢ 一般时钟都应具备整点报时电路功能，即在时间出 现整点前数秒内，数字钟会自动报时，以示提醒。
➢ 将“秒”、“分”、“时”计数器的每位输出经过 译码电路后再分别接到相应七段译码器的输入端，便 可进行不同数字的显示。
4 电路设计计算与分析
4.4) 校时电路
图4.6 校时电路
4 电路设计计算与分析
4.4) 校时电路
➢ 校时电路是数字钟不可缺少的部分，当数字钟与实 际时间不符时，需要根据标准时间进行校时。
3.2) 时、分、秒计数器
2、分计数电路也可以由两位计数芯片构成。具体的做 法同秒钟相同，只是将十位的进位信号接至时计数 电路的使端。
3、时计数电路是由两个74LS160构成的24进制计数器 。将个位的QB和十位QC通过一个与非门接至清零 端CR,这样当计数到0010 0100（十进制24）时， 十位和个位同时清零。
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 当CR＝LD＝P＝T＝1时，74LS160处于计数状态， 电路从0000状态开始，连续输入10个计数脉冲后， 电路 将从1001状态返回到0000状态。
➢ 当计数触发器为1001时，进位输出为1，否则为零。
4 电路设计计算与分析
4.2) 时、分、秒计数器
1、秒计数电路由两位计数芯片构成,个位10进制计数, 十 位 6 进 制 计 数 ， 当 个 位 计 数 器 计 到 1010( 十 进 制 10)时,计数器立即清零。将个位进位输出接至十位 使能端ENp和ENt，当个位计数器计到1001（十进 制9）时，产生一个进位信号，使十位计数器累加
3 设计方案的选择与论证
➢ 石英晶体振荡器的特点是振荡频率准确、电路结 构简单、频率易调整。通常选用石英晶体构成振荡 器电路。
3 设计方案的选择与论证
3.1) 时间脉冲产生电路
➢ 一般采用石英晶体振荡器经过分频得到这一时间脉 冲信号。
1）采用多级2进制计数器来实现。将32767Ｈz的振 荡信号分频为１ＨZ的分频倍数为32767，即实现 该分频功能的计数器相当于１5级2进制计数器。
数字电子钟课程设计
1 数字电子钟设计目的 2 设计任务和要求 3 设计方案的选择与论证 4 电路设计计算与分析 5 元器件明细表
1 数字电子钟设计目的
（1）掌握数字钟的设计 （2）熟悉集成电路的使用方法
2 设计任务和要求
（1）显示时、分、秒。 （2）可以24小时制或12小时制。 （3）具有校时功能，分别对小时和分钟单独校时，
4 电路设计计算与分析
4.2) 时、分、秒计数器
➢ 本实验采取了74LS160用两块芯片进行级联来产生 60进制和24进制。秒、分计数器为60进制计数器， 小时计数器为24进制计数器。实现这两种模数的计数 器采用中规模集成计数器74LS160构。
➢ 74LS160是4位二进制同步加法计数器，除了有二进 制加法计数功能外，还具有异步清零、同步并行置数 、保持等功能。CR是异步清零端，LD是预置数控制 端，D0 ，D1，D2，D3是预置数据输人端，P和T是 计数使能端，C是进位输出端，它的设置为多片集成 计数器的级 联提供了方便。
➢ 函数发生器产生的脉冲输入至芯片74LS160，即从 00开始计时，到23后，若再来脉冲则整体置零，变 为00，重新开始计时。
4 电路设计计算与分析
4.2) 时、分、秒计数器
（3）秒、分、时之间的进位电路
图4.4秒、分、时之间的进位电路