八路定时抢答器的设计一、设计题目八路智力竞赛抢答器二﹑设计要求1. 抢答器同时供8名选手或8个代表队比赛，分别用8个按键S0 ~ S7表示。

2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。

3. 抢答器具有锁存与显示功能。

选手按动按钮，锁存相应的编号，并在LED 数码管上显示，同时扬声器发出报警声响提示。

选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

三﹑设计方案我们组在经过一番讨论之后，决定在完成基本的抢答功能的前提下对其进行进一步的功能扩展。

加入了定时和报警的功能，这样我们的电路就由抢答电路﹑定时电路﹑报警电路和最重要的时序控制电路四部分组成，抢答器就具有了其他的功能。

例如由主持人设定抢答时间（定时电路），定时器倒计时，选手在规定时间内抢答，按键有效则定时器停止工作显示器显示选手编号并阻止其后选手的编号（抢答电路）。

超过抢答时间无人抢答则报警器短暂发声（报警电路），并锁存电路。

拓展之后的逻辑框图组成如下：四﹑各部分具体设计及原理分析1﹑主体部分抢答电路参考电路如图一所示。

该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。

工作过程：开关S置于"清除"端时，RS触发器的端均为０，４个触发器输出置０，使74LS148的＝０，使之处于工作状态。

当开关S置于"开始"时，抢答器处于等待工作状态，当有选手按下按键时（如按下S5），74LS148的输出经RS 锁存后，1Q=1, =1,74LS48处于工作状态，４Q３Q２Q=101,经译码显示为"５"。

此外，1Ｑ＝１，使74LS148 ＝１，处于禁止状态，封锁其他按键的输入。

当按键松开即按下时，74LS148的此时由于仍为１Ｑ＝１，使＝１，所以74LS148仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。

如有再次抢答需由主持人将Ｓ开关重新置“清除”然后再进行下一轮抢答。

74LS148为８线—３线优先编码器，具体功能描述后面详述。

图一:2﹑定时电路的设计主持人设定每次的抢答的时间，通过预置时间电路对计数器进行预置，计数器的时钟脉冲由秒脉冲电路提供。

可预置时间的电路选用十进制同步加减计数器74LS192进行设计，在其数据预置端预置时间。

例如时间为30秒，可在两片74LS192的数据预置端接入电平LLHH LLLL。

具体电路如图二所示。

图二：3﹑报警电路的设计这部分我们由555定时器和三极管构成，如图三所示。

其中555构成多谐振荡器，振荡频率fo＝1．43／［（RI＋2R2）C］，其输出信号经三极管输出推动扬声器。

PR为控制信号，当PR为高电平时，多谐振荡器工作，而PR为低电平时，电路停振。

具体电路如图三所示.图三：4﹑时序控制电路的设计时序控制电路是抢答器设计的关键，它要完成以下三项功能：(1)主持人将控制开关拨到"开始"位置时，扬声器发声，抢答电路和定时电路进人正常抢答工作状态。

(2)当参赛选手按动抢答键时，扬声器发声，抢答电路和定时电路停止工作。

(3)当设定的抢答时间到而无人抢答时，报警器短暂发声并锁存抢答电路和定时电路根据上面的功能要求以及抢答器电路，我们设计的时序控制电路如图四所示。

图中，门G1 的作用是控制时钟信号CP的放行与禁止，门G2的作用是控制74LS148的输人使能端ST的非。

电路图的工作原理是：主持人控制开关从"清除"位置拨到"开始"位置时，来自于抢答电路中的74LS279的输出 CTR=0，经G3反相， A＝1，则从555输出端来的时钟信号CP能够加到74LS192的CPD时钟输入端，定时电路进行递减计时。

同时，在定时时间未到时，来自于定时电路的74LS192的错位输入端BO2的非=1，门G2的输出ST的非 =0，使 74LS148处于正常工作状态，从而实现功能①的要求。

当选手在定时时间内按动抢答键时，CTR＝1，经 G3反相， A＝0，封锁 CP信号，定时器处于保持工作状态；同时，门G2的输出ST的非 =1，74LS148处于禁止工作状态，从而实现功能②的要求。

当定时时间到时，来自74LS192的BO2的非=0，ST的非 =1，74LS148处于禁止工作状态，禁止选手进行抢答。

同时，门G1处于关门状态，封锁 CP 信号，使定时电路保持00状态不变，从而实现功能③的要求。

同理，可分析设计将集成单稳态触发器74LS121用于控制报警电路及发声的时间。

关于参数：发声延迟0.5秒，fo＝1．43／［（R1＋2R2）C］，权衡考虑到元器件的成本和74LS121的相关性质（下文有说明），最终选择的电阻值为R1=15K，R2=68K，C=10uF。

整机电路的设计通过上面各单元电路的设计，可以画出设计的八路抢答器的整机电路，整机电路如附页图所示。

五﹑各集成芯片功能介绍（1）74LS4874LS48是输出高电平有效的中规模集成BCD七段显示译码驱动器，其真值表见表一所示，它的功能简图和管脚引线图如A图所示。

A图：表一、表一： 74LS48BCD七段译码驱动器真值表74LS192具有下述功能： ①异步清零：CR=1，Q 3Q 2Q 1Q 0=0000 ②异步置数：CR=0，LD =0，Q 3Q 2Q 1Q 0=D 3D 2D 1D 0 ③保持： CR=0，LD =1，CP U =CP D =1,Q 3Q 2Q 1Q 0保持原态④加计数：CR=0, LD =1，CP U =CP ，CP D =1，Q 3Q 2Q 1Q 0按加法规律计数 ⑤减计数：CR=0, LD =1，CP U =1，CP D = CP ，Q 3Q 2Q 1Q 0按减法规律计数（异步级联方式的特点是：用前级计数器的输出作为后级计数器的时钟信号。

）如图所示，用两片74LS192构成M=100的计数器。

74LS192是双时钟方式的十进制可逆计数器。

CP U 为加计数时钟输入端，CP D 为减计数时钟输入端。

LD 为预置输入控制端，异步预置。

CR 为复位输入端，高电平有效，异步清除。

CO 为进位输出：1001状态后，负脉冲输出 BO 为借位输出：0000状态后，负脉冲输出。

74LS148是8--3线优先编码器。

它允许多个输入信号同时有效，但只对一个优先级最高的输入信号进行编码。

(4)74LS279TTL集成触发器74LS279逻辑符号如图B所示。

每个74LS279包含四个独立的用与非门组成的基本RS触发器。

R=1,S=0时，Q n+1=1,触发器置1状态R=0,S=1时，Q n+1=0,触发器置0状态R=1,S=1时，Q n+1=Q n,触发器保持原来状态R=0,S=0时，触发器状态不稳（不允许这种输入存在）（5）74LS121TTL集成器件74121是一种不可重复触发集成单稳态触发器关于定时：单稳态电路的定时取决于定时电阻和定时电容的数值。

74121的定时电容连接在芯片的10、11引脚之间。

若输出脉宽较宽，而采用电解电容时，电容C 的正极连接在Cext输出端（10脚）。

对于定时电阻，使用者可以有两种选择：·采用内部定时电阻（2 kΩ），此时将9号引脚（Rint ）接至电源VCC（14脚）。

·采用外接定时电阻（阻值在1.4～40kΩ之间），此时9脚应悬空，电阻接在11、14脚之间。

74121的输出脉冲宽度tW≈0.7RC。

通常R的数值取在2～30kΩ之间，C 的数值取在10pF～10μF之间，得到的取值范围可达到20ns～200ms。

该式中的R可以是外接电阻Rext ，也可以是芯片内部电阻Rint(约2kΩ)，如希望得到较宽的输出脉冲，一般使用外接电阻。

（6）NE555NE555是时基集成电路，它在应用和工作方式上一般可归纳为3类。

每类工作方式又有很多个不同的电路。

在实际应用中，除了单一品种的电路外，还可组合出很多不同电路，如：多个单稳、多个双稳、单稳和无稳，双稳态和无稳态的组合等。

NE555时基电路封装形式有两种，一是DIP双列直插8脚封装，另一种是SOP-8小型（SMD）封装形式。

其他HA17555、LM555、CA555分属不同的公司生产的产品。

内部结构和工作原理都相同。

下图是它的内部等效电路。

NE555的内部中心电路是三极管Q15和Q17加正反馈组成的RS触发器。

输入控制端有直接复位Reset端，通过比较器A1，复位控制端的TH、比较器A2置位控制的T。

输出端为F，另外还有集电极开路的放电管DIS。

它们控制的优先权是R、T、TH六、经验总结通过这次对八路抢答器电路的设计分析学习，我们初步掌握了八路定时器的基本原理，了解了设计一个电路所要经历的基本流程。

并认真学习了有关的芯片资料，如中规模集成BCD七段显示译码驱动器74LS48、8线-3线优先编码器74LS148、四S-Ｒ锁存器74LS279、同步可逆十进制计数器74LS192、集成单稳态触发器74LS121及ＮＥ５５５的基本功能、管脚用法等。

这对我们以后的学习是大有裨益的。

在这过程中除了理论上的知识进一步深入的学习以外，更重要的是我们在实践上锻炼了自己。

我们清楚的意识到了理论与实践的关系和差异，认识到知识不是用来说的，而是用来实践的。

“实践出真知”是永恒的真理。

在实践的过程中，我们深刻体会到团队合作的精神。

从设计初期的查阅资料、争执讨论、确定方案，到后来的分工合作、相互交流、精诚团结，这过程并不是想象中那么一帆风顺的。

在调试抢答电路各单元电路时出了很多问题，队友们就相互检查，交流资料，找出问题关键并对其改进。

最终我们的电路取得了成功。