• 数据线则按芯片编号连接，1号芯片的4位数据 线依次接至系统数据总线的D0-D3；
• 2号芯片的4位数据线依次接至系统数据总线的 D4-D7。
• 两个芯片的WE*端并在一起后接至系统控 制总线的存储器写信号（如CPU为 8086/8088，也可和M / IO *或M */ IO的组 合来承担）。
•×
× × 0 0 0 0 000H
•
：
：
2114-1
•×
× × 0 0 1 1 3FFH
•×
× × 0 1 0 0 400H
•
：
：
2114-2
•×
× × 0 1 1 1 7FFH
• ×表示可以任选值，在这里我们均选0。
• 采用的片选控制的译码方式称为全译码方 式，这种译码电路较复杂，由此选中的每
• × × 1 1 0 0 0 1800H
•
：
：
2716-4
• × × 1 1 1 1 1 1FFFH
• 3、同时进行位扩充与字扩充
• 适用场合：存储器芯片的字长和容量均不 符合存储器系统的要求，需要用多片进行 位扩充和字扩充，以满足系统的要求。
• 例3 用1K×4的2114芯片组成2K×8的存储 器系统。
A11 M/IO A10
A9 ... A0
8088 WR
D0
D3 D4 D7
译 Y0
码 器
. ..
. .. ...
A. 9 CS
.
.. 2114 ..
A0 (1)
WE I/O . . . I/O
A. 9 CS . . 2114 A0 (2)
WE I/O
.
.
. I/O
• 根据硬件连线图，我们还可以进一步分析 出该存储器的地址分配范围如下：
CS CS CS CS CE CE CE CE
2114 2114 2114 2114 2716 2716 2716 2716 (2) (2) (1) (1) (4) (3) (2) (1)
WR WE WE WE WE OE OE OE OE RD D.. 0 D7
根据硬件连线图，我们可以分析出该存储器的地址分配范围
• 4、控制信号的连接
• CPU在与存储器交换信息时，通常有以 下几个控制信号(对8088/8086来说)：
M */ IO （ M / IO *），RD*，WR*以及 WAIT信号。把这些信号变成存储器要求 的控制信号，以实现所需的控制。
• 二、 存储器芯片的扩展
• 有两种存储器芯片扩展方法：
• 1、存储器芯片的位扩充
A19 ... A14 A13 A12 A11 A10 A9 ... A0
00
0 10 0 0 0
：
：
00
0 10 1 1 1
00
0 11 0 0 0
：
：
00
0 11 1 1 1
00
1 00 0 0 0
：
：
00
1 00 1 1 1
00 ：
1 01 0 0 0 ：
00
1 01 1 1 1
00 ：
1 10 0 0 0 ：
• CS*引脚也分别并联后接至地址译码器的输 出，而地址译码器的输入则由系统地址总 线的高位来承担。
• 当存储器工作时，根据高位地址译码结果 同时选中两个芯片，地址的低位同时到达 每个芯片，选中它们相同序号单元。在读/ 写信号的作用下，两个芯片的数据同时读/ 写，输出/写入一个字节。
• 用2114组成1K×8的存储器连线
• A19 ... A12 A11 A10 A9 ... A0
•× ×
•
：
0 0 0 0 0000H ：
•
：
：
•× ×
0 0 1 1 03FFH
• ×表示可以任选值，在这里我们均选0。
• 2、存储器芯片的字扩充
• 适用场合：存储器芯片的字长符合存储 器系统的要求，但其容量太小。
• 例2 用2K×8的2716Ａ存储器芯片组成 8K×8的存储器系统。
线选法示例
线选法节省译码电路，设计简单，但须 注意芯片的地址分布以及各自的地址重叠
区
A10
去后一页
MREQ
去前一页
• 例4 一个存储器系统包括2K RAM和8K ROM，分别用1K×4的2114芯片和2K×8 的2716芯片组成。要求ROM的地址从 1000H开始，RAM的地址从3000H开始。 完成硬件连线及相应的地址分配表。
• 适用场合：存储器芯片的容量满足要求
但字长不够。
• 例1 用1K×4的2114芯片构成lK×8的存储器 系统。
• 分析： 每个芯片的容量为1K，满足容量要求。 每个芯片只能提供4位数据，需用2片芯片构成， 以满足8位字长的要求。
• 设计要点：
• 将两芯片的地址线对应并联，接至系统地址总 线的低10位。
习题：
1、画出容量为2K*8的RAM连接图（CPU用 8088，RAM用2114，RAM地址区为 0800H~0FFFH）。
2、画出容量为8K*8的ROM连接图（CPU用 8088，EPROM用2716，ROM地址区从 4000H开始）。
3、8088CPU内存16K。ROM 8K，RAM8K。 ROM选用EPROM2716，RAM选用2114， 地址空间从0000H开始，ROM在低地址， RAM在高地址。画出存储器组构图，并写出 各芯片的存储分配范围。
• 高位地址不同，译码器选中不同的芯片，低 位地址码则同时到达每一个芯片，选中它们 的相应单元。在读信号作用下，选中芯片的 数据被读出，送上系统数据总线，产生一个 字节的输出。
• 用2716组成8K×8的存储器连线
A12 A11 M/IO A10
A0 8088 RD
D... 0 D7
Y3
译 Y2
码 器
• 2、CPU的时序和存储器的存取速度配合问题
• CPU在取指和存储器读或写操作时有固定时序， 要根据这些要求确定存储器存取速度，或在存储 器已经确定的情况下，考虑是否加Tw周期，以 及如何实现。
• 3、存储器的地址分配和片选问题
• 内存通常分成RAM和ROM两大部分，而RAM又 分为系统区(即机器的监控程序或操作系统占用 的区域)和用户区，用户区又要分成数据区和程 序区，ROM的分配也类似，所以内存的地址分 配很重要。存储器芯片的容量有限，通常由多片 组成一个存储器，这时就考虑如何产生片选信号 的问题。
WR D7~D0
2:4 1
译
码0
器
A0~A9
CS 2114 WE (1) D7~D4
A0~A9
CS 2114 WE (1) D3~D0
A0~A9
CS 2114 WE (2) D7~D4
A0~A9
CS 2114 WE (2) D3~D0
• A19 ... A13 A12 A11A10 A9...A0
Y1 Y0
A10 CE
A10 CE
A10 CE
A10 CE
...
A0 2176 A0 2176 A0 2176 A0 2176
OE (1) OE (2) OE (3) OE (4)
O... 0
... O... 0
O7
O7
... O... 0 O7
... O... 0 O7
• A19 ... A13 A12 A11A10 A9 ... A0
• 地址线的连接； • 数据线的连接； • 控制线的连接； • 连接中要考虑以下几方面问题： • 1、CPU总线的负载能力 • 一般其输出直流负载能力为带一个TTL负载。现
在，存储器一般都为MOS电路，直流负载很小， 主要负载是电容负载，故在小型系统中，CPU可 以直接与存储器相连接，较大的系统中，若CPU 的负载能力不能满足要求，可以（就要考虑CPU 能否带得动，需要时加上缓冲器，）由缓冲器的 输出带负载。
• 分析：每个芯片的字长为8位，满足存储 器系统的字长要求。每个芯片只能提供 2K个存储单元，需用4片这样的芯片，以 满足容量要求。
• 设计要点：
• 将芯片的11位地址线对应并联，再按次序接 至系统地址总线低11位。
• 将各芯片的8位数据线依次接至系统数据总线 的D0-D7。
• 四个芯片的OE*端并在一起后接至系统控制总 线的存储器读信号，CE*引脚分别接至地址译 码器的不同输出。
• 分析：该存储器的设计可以参考本节的例2 和例3。所不同的是，要根据题目的要求， 按规定的地址范围，设计各芯片或芯片组 片选信号的连接方式。整个存储器的硬件 连线如图所示。
• 2K RAM和8K ROM存储器系统连线图
A13A12A11
Y2
译 码 器
Y7ห้องสมุดไป่ตู้
M/IO A10
A... 9 8088 A0
• 分析：芯片的字长为4位，先用位扩充的方 法，用两片芯片组成1K×8的存储器。再用 字扩充的方法来扩充容量，使用两组经过 位扩充的芯片组来完成。
• 设计要点：芯片10根地址信号引脚并接接至 系统地址总线的低10位，每组两个芯片的4 位数据线分别接至系统数据总线的高/低四位。 地址的A10、A11经译码后的输出，作为两 组芯片的片选信号，每个芯片的控制端直接 接到CPU的读/写控制端上，以实现对存储 器的读/写控制。
00
1 10 0 1 1
00 ：
1 11 0 0 0 ：
00
1 11 0 1 1
1000H
17 F F H 18 0 0 H
1F F F H 2000H
27FFH 2800H
2FFFH 3000H
33FFH 3800H
3BFFH
2716-1 2716-2 2716-3 2716-4