第六章时序逻辑电路
6.1 基本要求
1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分
频等概念。

2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。

3. 熟悉寄存器的工作原理、逻辑功能和使用。

4. 掌握二进制、十进制计数器的构成原理。

能熟练应用集成计数器构成任意进制计数
器。

5. 掌握同步时序逻辑电路的设计方法。

6.2自测题
一、填空题
1．数字电路按照是否有记忆功能通常可分为两类：、。

2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。

3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。

4. 用D触发器来构成12进制计数器，需要个D触发器。

二、选择题
1．同步计数器和异步计数器比较，同步计数器的显著优点是。

A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟CP控制。

2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。

A.4
B.5
C.9
D.20
3. N个触发器可以构成最大计数长度（进制数）为的计数器。

A.N
B.2N
C.N2
D.2N
4. N个触发器可以构成能寄存位二进制数码的寄存器。

A.N-1
B.N
C.N+1
D.2N
5．五个D触发器构成环形计数器，其计数长度为。

A.5
B.10
C.25
D.32
6．同步时序电路和异步时序电路比较，其差异在于后者。

A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
7．一位8421BCD码计数器至少需要个触发器。

A.3
B.4
C.5
D.10
8.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。

A.2
B.3
C.4
D.8
9．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。

A.1
B.2
C.4
D.8
10．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。

A.2
B.6
C.7
D.8
E.10
11．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

A.10
B.60
C.525
D.31500
12．某移位寄存器的时钟脉冲频率为100KH Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

A.10μS
B.80μS
C.100μS
D.800ms
13．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要片。

A.3
B.4
C.5
D.10
14．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用个触发器。

A.2
B.3
C.4
D.10
三、判断题（正确打√，错误的打×）
1．同步时序电路由组合电路和存储器两部分组成。

（）
2．组合电路不含有记忆功能的器件。

（）
3．时序电路不含有记忆功能的器件。

（）
4．同步时序电路具有统一的时钟CP控制。

（）
5．异步时序电路的各级触发器类型不同。

（）
6．环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。

（）
7．环形计数器如果不作自启动修改，则总有孤立状态存在。

（）
8．计数器的模是指构成计数器的触发器的个数。

（）
9．计数器的模是指对输入的计数脉冲的个数。

（）
10．D触发器的特征方程Q n+1=D，而与Q n无关，所以，D触发器不是时序电路。

（）11．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。

（）
12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。

（）
13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。

（）
14．利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。

（）
四、思考题
1.组合逻辑电路和时序逻辑电路在逻辑功能与电路结构上有何区别？
2. 时序电路逻辑功能的描述方式有哪几种？各种方式之间如何转换？
3.计数器的同步置零方式和异步置零方式有什么不同？同步预置数方式和异步预置数方式
有什么不同？
2.3自测题答案
一、填空题
1. 组合逻辑电路时序逻辑电路
2．4
3. 同步异步
4. 4
二、选择题
1． A 2．D 3．D 4．B 5． A 6．B 7．B 8．B 9．D 10．D 11．A 12．B 13．A 14．C
三、判断题
1.√
2.√
3.√
4.√
5.×
6.×
7.√
8.×
9.×10.×11.√12.×13.×14.√。