《数字电子技术》实验指导书安阳工学院电子信息与电气工程学院实验一门电路逻辑功能及测试一、实验目的1．掌握集成门电路的逻辑功能和主要参数的测试方法。

2．熟悉数字电路实验箱及示波器使用方法。

3．学会如何使用集成门电路。

二、实验仪器及材料1．双踪示波器2．器件 74LS00 二输入端四与非门 2片74LS20 四输入端双与非门 1片74HC86 二输入端四异或门 1片74LS04 六反相器 1片三、预习要求1. 复习门电路的工作原理及相应逻辑表达式。

2．熟悉所用集成电路的引线位置及各引线用途。

3. 了解双踪示波器使用方法。

四、实验内容实验前按学习机使用说明先检查学习机电源是否正常。

然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。

线接好后经实验指导教师检查无误方可通电实验。

实验中改动接线须先断开电源，接好线后再通电实验。

1. 测试门电路逻辑功能（1）选用双四输入与非门74LS20一只，插入面包板，按图1.1接线：输入端（第1、2、4、5管脚）接电平开关，输出端（第6管脚）接电平显示发光二极管（注意：74LS20第7管脚接地，第14管脚接电源）。

（2）将电平开关按表1.l置位，分别测输出电压及逻辑状态。

表1.112456图1.1 74LS20功能测试图2. 异或门逻辑功能测试(1) 选二输入四异或门电路74HC86, 按图1.2接线，输入端1、2、4、5接电平开关，输出端A 、B 、Y 接电平显示发光二级管。

U1A接电平开关图1.2 74HC86连接图(2) 将电平开关按表1.2置位，将结果填入表中。

表1.23．逻辑电路的逻辑关系(1) 用74LS00，按图1.3接线，将输入输出逻辑关系分别填入表1.3中。

(2) 写出电路逻辑表达式。

BY图1.3 74LS00连接图表 1.34．用与非门组成其它门电路(1) 用一片二输入端四与非门74LS00组成或非门 ()'Y A B =+。

(2) 画出电路图，测试其功能并填表1.4。

表1.45．平均传输延迟时间t pd的测试（选做）用六反相器74LS04按图1.4接线，观察电路输出波形，并测量反相器的平均传输延迟时间。

设各个门电路的平均传输延迟时间为t pd，用奇数个非门环形连在一起，电路会产生一定频率的自激振荡。

如果用示波器测出输出波形的周期T，就可以间接地计算出门电路的平均传输延迟时间：t pd=T/(2n)，式中n是连接成环形的门的个数。

123456981110U1A U1B U1C U1D U1E图1.4 奇数个非门连成振荡器五、实验报告1．按各步聚要求记录实验测得的数据、写表达式、画电路图。

2．回答问题：(1) 怎样判断门电路逻辑功能是否正常?(2) 与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？(3) 异或门又称可控反相门，为什么？实验二组合逻辑电路一、实验目的1．掌握组合逻辑电路的功能测试方法。

2．验证半加器和全加器的逻辑功能。

3．掌握组合逻辑电路的设计方法。

4．加深理解典型组合逻辑电路的工作原理。

二、实验仪器及材料器件74LS00 二输入端四与非门3片74HC86 二输入端四异或门1片74LS54 四组输入与或非门1片三、预习要求1．预习组合逻辑电路的分析方法和设计方法。

2．预习用与非门和异或门构成的半加器、全加器的工作原理。

3．预习二进制数的运算。

四、实验内容1．组合逻辑功能测试（1）用两片74LS00组成图2.1所示的逻辑电路。

（2）A、B、C接开关电平，Y1、Y2接发光二极管电平显示。

（3）按表2.1要求，改变A、B、C的状态并填表，写出Y1、Y2表达式。

Y1Y2图2.1 74LS00组成的组合逻辑电路表2.12. 半加器设计及功能测试(1) 用与非门74LS00和异或门74HC86设计一个半加器。

（2）组装所设计的半加器电路，并验证其功能是否正确，填表2.2。

（3）写出输出与输入之间的逻辑表达式。

表2.23. 全加器设计及功能测试(1) 用与非门74LS00和与或非门74LS54设计一个全加器。

（2）组装所设计的全加器电路，并验证其功能是否正确，填表2.3。

（3）写出输出与输入之间的逻辑表达式。

表2.3五、实验报告1. 写出实验电路的设计过程，并按要求画出设计电路图。

2．记录所设计电路的实验结果，并与设计要求进行比较。

实验三 译码器和数据选择器一、实验目的1. 加深理解译码器和数据选择器的逻辑功能。

2. 掌握译码器和数据选择器的使用方法。

二、实验仪器及材料1.双踪示波器2.器件 74LS139 2—4线译码器 1片 74LS153 双4选1数据选择器 1片 74LS00 二输入端四与非门 1片 三、预习要求1．熟悉74LS139和74LS153的功能及引脚排列。

2．根据实验相关内容，画出逻辑电路图。

3．用Multisim 软件对所设计的电路进行仿真，验证其功能。

四、实验内容1. 译码器功能测试将74LS139译码器按图3.1接线，按表3.1所示输入电平的状态分别置位相应的电平开关，填输出状态表。

1G1A1B1Y 01Y 11Y 21Y 3GND 2G 2A 2B 2Y 02Y 12Y 22Y 3V CC 74LS139接电平开关接电平显示12345678911101213141516图3.1 74LS139接线图表3.12. 译码器转换将双2—4线译码器74LS139转换为3—8线译码器。

(1) 画出转换电路图。

(2) 组装所设计电路，并验证设计是否正确。

(3) 设计并填写该3—8线译码器功能表。

3. 数据选择器的测试及应用(1) 将双4选1数据选择器74LS153参照图3.2接线，测试其功能并填写功能表3.2。

(2) 将实验箱脉冲信号源中固定连续脉冲4个不同频率的信号接到数据选择 器4个输入端，输出端1Y 接示波器，将选端择置位，利用示波器观察输出波形，填表3.3。

(3) 分析上述实验结果并总结数据选择器作用。

开关图3.2 74LS153接线图表3.2表3.34. 数据选择器转换设计一个电路，将74LS153转换成8选1数据选择器。

(1) 画出转换电路图。

(2) 组装所设计电路，并验证设计是否正确。

(3) 设计并填写该8选1数据选择器的功能表。

五、实验报告1. 画出实验要求的转换电路图。

2. 设计并填写实验所要求的功能表。

3. 总结译码器和数据选择的使用体会。

实验四 集成触发器的应用一、实验目的1．加深理解触发器的逻辑功能，掌握触发器的功能转换。

2．加深理解触发器的电平触发方式和边沿触发方式的特点。

3．学习集成触发器的应用。

二、实验仪器及材料1．双踪示波器2．器件 74LS00 二输入端四与非门 1片 74LS74 双D 触发器 1片 74LS112 双JK 触发器 1片 三、预习要求1．熟悉74LS74和74LS112的功能及引脚排列。

2．根据实验相关内容，画出逻辑电路图。

3．用Multisim 软件对所设计的电路进行仿真，验证其功能。

四、实验内容1．测试双D 触发器74LS74的逻辑功能 双D 触发器74LS74的逻辑符号如图4.1所示。

1D21Q5~1Q6~1CLR 11CLK 3~1PR4图4.1 74LS74逻辑符号试按下面步骤做实验：（1）分别在CLR′、PR′ 端加低电平，观察并记录Q 、Q′ 端的状态。

（2）令CLR′、PR′端为高电平，D 端分别接高，低电平，用点动脉冲作为CLK ， 观察并记录当CLK 为O 、↑、1、↓时Q 端状态的变化。

整理上述实验数据，将结果填入下表4.1中。

2. 测试双JK 触发器74LS112的逻辑功能双JK 负边沿触发器74LS112芯片的逻辑符号如图4.2所示。

（1）分别在CLR′、PR′ 端加低电平，观察并记录Q 、Q′ 端的状态。

（2）令CLR′、PR′端为高电平，J 、K 端分别接高，低电平，用点动脉冲作为 CLK ，观察并记录当CLK 为O 、↑、1、↓时Q 端状态的变化。

整理上述实验数据，并将结果填入4.2中。

1Q5~1Q 6~1PR41K2~1CLR 151J 31CLK 1图4.2 74LS112逻辑符号3．触发器功能转换(1) 将D触发器转换成JK触发器，列出表达式，画出实验电路图。

(2) 自拟实验数据表并填写之，比较两者关系。

4．触发器应用（选做）用双D触发器74LS74设计一个单次脉冲发生器。

该电路的功能要求是：在高频系列脉冲和手动脉冲的共同作用下，只要手动脉冲作用一次，不管手动脉冲的周期多长，电路只输出一个高频系列脉冲周期宽度的脉冲信号。

画出电路连接图，并测试其逻辑功能。

五、实验报告1．整理实验数据并填表。

2．写出实验电路的设计过程，并画电路图。

3．整理实验数据，并对结果进行分析。

4．总结各类触发器特点。

实验五 集成计数器的应用一、实验目的1．加深理解中规模集成计数器的工作原理。

2．掌握集成计数器的反馈清零、反馈置数和级联等功能扩展方法。

3．掌握任意进制计数器的构成方法。

二、实验仪器及材料1．双踪示波器2．器件 74LS192 同步十进制可逆计数器 2片 74LS00 二输入端四与非门 1片 三、预习要求1．复习集成定时器的内容，掌握集成定时器的工作原理及引脚排列。

2．根据实验相关内容，画出逻辑电路图。

3．用Multisim 软件对所设计的电路进行仿真，验证其功能。

四、实验内容1. 测试74LS192的逻辑功能74LS192是双时钟同步十进制加/减计数器，也成为可逆计数器，它具有异步置数和异步清零功能，其逻辑符号图如图6.1所示。

图中CP U 是加法计数脉冲输入端，CP D 是减法计数脉冲输入端，CO '是进位脉冲输出端，BO '是借位脉冲输出端，CLR 是异步清零输入端，LOAD '是异步置数输入端，A 、B 、C 、D 是并行数据输入端，Q A 、Q B 、Q C 、Q D 是计数器输出端。

A B UCP A Q 74LS1923415141312611B Q CQ DQ CD5971021COLOAD CLR DCP BO图6.1 74LS192的逻辑符号图请自拟实验步骤，测试74LS192的逻辑功能，填写表6.1。

表6.12．利用反馈清零法构成计数器（1）利用反馈清零法将74LS192设计成一个七进制计数器。

（2）连接所设计的电路，电路输出接数码管，测试其逻辑功能。

3. 利用反馈置数法构成计数器（1）利用反馈置数法将74LS192设计成一个九进制计数器。

（2）连接所设计的电路，电路输出接数码管，测试其逻辑功能。

4. 利用级联法构成计数器（1）利用级联方法将2片74LS192设计成六十进制的计数器。