作业2：4位加法器设计
（1）任务设计带进位的4位二进制加法器。

（2）要求要考虑低位的进位。

进行仿真。

用ispLSI1016E-80LJ44实现。

步骤一：打开ispDesign EXPERT,单击file，选择new project，弹出如下创建新项目对话框，建子目录，在“保存在（I）”栏，用鼠标点击▼，任选可用区（盘），如 D：区（盘），用鼠标点击从右数的第三个小图标（新建文件夹），自动生成新建文件夹子目录，起一个项目文件夹名（应为便于你记住的英文或拼音），如liu2009，并用鼠标双击文件夹名。

选择 project type：Verilog HDL 。

步骤二：给项目起名（应为便于你记住的英文或拼音，如liu），用鼠标点击保存（S）。

选中器件为ispLSI1016E-80LJ44。

并用鼠标双击下图第一行，并给项目源文件加标题名如liu蓝条示（如将有多个项目源文件，加标题名时要加以区分，这里只针对一题，为了简单，标题名用 liu）。

图1.
步骤三：点击Source下拉选New,弹出窗口，选择上面左下角的Verilog Module ，设置名称如图所示：
步骤四：在TextEditer中编辑输入Verilog 语言源程序：
module liu1(a,b,c1,cout,sum);
output cout;
output[3:0] sum;
input[3:0] a,b;
input c1;
assign {cout,sum}=a+b+c1;
endmodule
步骤五：在Text Editor中点File下拉Save As,将源文件Liu1.v存D盘Liu2009,退出。

选择tools ，synplicity synplify synthesis，点击菜单栏上的“P”，ADD ：
步骤六：在如下界面下部点击Chang，确认选器件ispLSI1016E-80LJ44,并运行。

通过Done!在该界面点File下拉Save As,以Liu1保存，退出。

步骤七：在图1.（内容已发生变化）中左边选中ispLSI1016E-80LJ44。

右边选中constraint manager双击。

弹出isp EXPERT Compiler界面，点击Tools下拉选Compile,系统将自动设置引脚。

步骤八：建立仿真测试向量。

在如下界面点击Source下拉选New,弹出窗口，选择上面左边的ABEL Test Vectors。

起名Liu2。

写测试向量文件。

module liang1
" Inputs
a_0_ pin;
a_1_ pin;
a_2_ pin;
a_3_ pin;
b_0_ pin;
b_1_ pin;
b_2_ pin;
b_3_ pin;
c1 pin;
" Outputs
cout pin;
sum_0_ pin;
sum_1_ pin;
sum_2_ pin;
sum_3_ pin;
" Bidirs
x=.x.;
Test_vectors
([a_0_,a_1_,a_2_,a_3_,b_0_,b_1_,b_2_,b_3_,c1] -> [cout,sum_0_,sum_1_,sum_2_,sum_3_]) [0,0,0,0,0,0,0,0,1]->[x,x,x,x,x];
[1,0,1,0,1,1,0,1,0]->[x,x,x,x,x];
[0,1,0,0,0,0,1,0,1]->[x,x,x,x,x];
[1,1,0,1,0,1,0,0,0]->[x,x,x,x,x];
[0,1,1,0,0,0,1,0,1]->[x,x,x,x,x];
[1,1,0,0,1,0,0,1,0]->[x,x,x,x,x];
[1,1,1,1,1,1,1,1,1]->[x,x,x,x,x];
END
步骤九：完成后，在文本编辑窗点File下拉Save As,以Liu2保存，退出。

如下图示编译。

步骤十：进行功能仿真。

点击Simulate下拉选Run，进行一步到位的仿真。

得仿真波形。

下载文件生成。

自动设置的引脚。