四位全加器设计
The design of 4 bit full_adder4
摘要通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加器采用原理图便可合成此设计，并进行时序仿真，硬件下载
Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes.
关键词 VHDL语言、半加器、全加器、原理图四位全加器设计
Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4
引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计.
1 掌握基本知识
1.1电路的VHDL描述有两大部分组成
1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分，称为实体。
VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质.
1.1.2以关键词ARCHITECTURE引导，END ARCHITECTURE one 结尾的语句部分，成为结构体。
结构体负责描述电路器件的内部逻辑功能或电路结构。
1.2原理图的相关知识
这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。
原理图由逻辑器件
和连接构成。
使用原理图有利于控制逻辑资源的耗用,也有利于把握电路全局等优点
2．1半加器的VH2实验步骤
2.1.1VHDL设计及其仿真波形
library ieee;
use ieee.std_logic_1164.all;
entity h_adder is
port(a,b:in std_logic;
co,so:out std_logic);
end entity h_adder ;
architecture fh1 of h_adder is
begin
so<=not(a xor(not b));co<=a and b;
end architecture fh1;
图1半加器仿真波形
在半加器中so=a`b+ab`,co=ab,通过时序仿真,当a=b=1,so=0,co=1, 理论符合设计,与波形一一对应
2.2全加器的VHDL设计及其仿真波形
library ieee;
use ieee.std_logic_1164.all;
entity f_adder is
port(ain,bin,cin:in std_logic;
cout,sum:out std_logic);
end entity f_adder ;
architecture fd1 of f_adder is
component h_adder
port(a,b:in std_logic;
co,so:out std_logic);
end component;
component or2a
port(a,b:in std_logic;
c:out std_logic);
end component;
signal d,e,f:std_logic;
begin
u1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);
u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum);
u3:or2a port map(a=>d,b=>f,c=>cout);
end architecture fd1;
图2全加器仿真波形
全加器采用元件例化语句，元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个；元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引进一个新的低一级的设计层。
元件例化语句有两部分组成，第一部分是将一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明,它的最简表达示如下:
Component元件名is
Port (端口表明);
End Component 文件名;
第二部分是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。
语句的表达示如下:
例化名:元件名port map([端口表明=>] 连接端口名,…);
2.3用原理图合成四位全加器
图3 四位全加器设计
图4 四位全加器仿真波形
原理图的主要步骤：（1）为一项工程设计一个文件夹；（2）输入设计项目和存盘（3）将设计项目设置成工程文件(4)选择目标器件并编译(5)时序仿真和包装入库(6)设计顶层文件
3讨论
四位全加器也可以称作四位串行进位加法器，显然每一位的相加结果，都必须等到第一位的进位产生以后才能建立起来，因此将这种结构的电路成为串行进位加法器（或称为行波进位加法器）。
这种加法器的最大缺点是运行速度慢，在最不利的情况下，做一
次加法运算需要经过四个全加器的传输延迟时间（从输入加数到输出状态稳定建立起来所需要的时间）才能得到稳定可靠的运算结果。
但考虑到串行进位加法器的电路结构比较简单，因而在对运算速度不高的设备中，这种加法器也是一种可取的电路。
4结束语
这次设计感觉挺毛躁的，可能是第一次，没有经验，经历了这次设计，学会了某种类似于沉稳的东西，因为自己曾经因为马虎反反复复做了几次，虽然自己做的不好，但曾经努力过，相信必有其收获。
参考文献
【1】阎石《数字电子技术基础》北京市西域区德外大街4号高等教育出版社2006年5月第5版
【2】潘松，黄继业《EDA技术实用教程》北京东黄城根北街16号科学出版社2006年8月第23次印刷。