3.存储芯片 外特性：GND CAS Do A6 A3 A4 A5 A7
例.DRAM芯片2164 （64K×1位）
16
9
2164（64K×1）
1A0 A2 A1 Vcc
地址端：A7～A0（入） 分时复用，提供16位地址。
数据端： Di（入） Do（出） 写使能WE
数据输入缓冲器
DOUT
14
4.2.4 半导体只读存储器
¾只读存储器的存储元件实质上 可以看作是一个固定的开关电路， 以“开”和“关”两个状态来记 存信息“0”和“1”。 ¾ROM的组织结构与RAM相似，一 般也是由地址译码电路、存储阵 列、读出电路与控制电路等几部 分组成，控制信号中只需片选信 号即可，因为它是只读的，不需 要读写控制信号。
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25
DRAM的研制与发展
3. EDO DRAM（EDRAM）
扩充数据输出（extended data out，简称EDO），它在 完成当前内存周期前即可开始下一周期的操作，因此能 提高数据带宽或传输率。
4. 同步 DRAM（SDRAM）
典型的DRAM是异步工作的，CPU送地址和控制信号 之后，等待存储器的内部操作完成，此时CPU不能做别 的。
128读出放大器 1/2(1/128列译码器)
128读出放大器 1/2(1/128列译码器)
128读出放大器
128读出放大器
128×128存储矩阵 1/128行译码器 128×128存储矩阵
1/4 输出
I/O 缓冲
门
器
行时钟缓冲器 RAS CAS WE DIN
列时钟缓冲器
写允许时钟缓冲器
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“0”：C无电荷，电平V0（低）
“1”：C有电荷，电平V1（高）
（3）工作
Z
T
C
写入：Z加高电平，T导通，在W上加高/低电平，写1/0。
读出：W先预充电， 断开充电回路。
Z加高电平，T导通，根据W线电位的变化，读1/0。
（4）保持
Z：加低电平，T截止，该单元未选中，保持原状态。
单管单元是破坏性读出，读出后需重写。
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3
4.2.1 双极型存储单元与芯片
存储 单元
双极型存储器有TTL型与ECL型两种，工作速度快，但功耗 大、集成度较低，适于做小容量快速存储器，如高速缓冲 存储器或集成化通用寄存器组。
存储 芯片
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4
4.2.2 静态MOS存储单元与芯片
Xi
一级：地址译码， 选择字线、位线。 二级：一根字线和 一组位线交叉， 选择一位单元。
读/写线路 Yi
4.2.2 动态MOS存储单元与存储芯片
1.四管单元
（1）组成 T1、T2：记忆管 C1、C2：柵极电容 T3、T4：控制门管 Z：字线 W、 W： 位线
W T3
T1
C1
W T4 T2
C2
Z
（2）定义 “0”：T1导通，T2截止 （C1有电荷，C2无电荷）；
4.2 半导体存储原理及存储芯片
目前，几乎所有的主存储器都采用 半导体存储芯片构成。
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半导体存储器的分类
工艺
双极型
TTL型 ECL型
MOS型
电路结构
工作方式
速度很快、功耗大、 容量小
PMOS NMOS CMOS
功耗小、容量大 （静态MOS除外）
静态MOS
动态MOS
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7
2.存储芯片
外特性：Vcc A7 A8 A9 D0 D1 D2 D3 WE
例.SRAM芯片2114（1K×4位）
地址端： A9～A0（入） 数据端： D3～D0（入/出）
18
10
2114（1K×4）
1
9
A6 A5 A4 A3 A0 A1 A2 CS GND
27
DRAM的研制与发展
6. 集成随机存储器（IRAM） 将整个DRAM系统集成在一个芯片内，包括存储单元阵
列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序 等。片内还附加有测试电路。
7. ASIC RAM 根据用户需求而设计的专用存储器芯片，它以RAM为
中心，并结合其他逻辑功能电路。
例如，视频存储器（video memory）是显示专用存储器， 它接收外界送来的图像信息，然后向系统提供高速串行 信息。
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21
Flash Memory原理
＋VPP
控制栅 浮动栅
源n+
漏n+
P型基片
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F1ash Memory的读写原理：
Vg=12V
Vd=6V Vs=12V
Open
…
…
Vg=1V
Vd=1V …
写入
擦除
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“1”：T1截止，T2导通 （C1无电荷，C2有电荷）。
4.2.2 动态MOS存储单元与存储芯片
1.四管单元
W
（3）工作
Z：加高电平，
T3
T3、T4导通，选中该单元。 写入：在W、W上分别加 高、低电平，写1/0。
T1
C1
C2
读出：W、W先预充电至 高电平，断开充电回路， 再根据W、W上有无电流，读1/0。
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17
•
•
•
•
VD D
•
字
•
•
• 字线 0
A0
线
地•
址
•
••
字线 1
A1
译
码
器
••
•
• 字线 2
•
••
••
••
• 字线 3
位线 1 位线 2 位线 3 位线 4 字线 4
D3
D2
D1
D0
哈尔滨工程大学计算机科学与技术P学R院OM内姚爱部红 结构图
18
掩膜ROM的内容
24
DRAM的研制与发展
1. 增强型DRAM（EDRAM）
增强型DRAM（EDRAM）改进了CMOS制造工艺， 使晶体管开关加速，其结果使EDRAM的存取时间和周期 时间比普通DRAM减少一半，而且在EDRAM芯片中还集 成了小容量SRAM cache。
2. Cache DRAM（CDRAM）
其原理与EDRAM相似，其主要差别是SRAM cache的 容量较大，且与真正的cache原理相同。在存储器直接连 接处理器的系统中，cache DRAM可取代第二级cache和主 存储器（第一级cache在处理器芯片中）。CDRAM还可 用作缓冲器支持数据块的串行传送。
1.六管单元
W
（1）组成 T1、T3：MOS反相器
T5 T3
T2、T4：MOS反相器
T1
触发器
T5、T6：控制门管
Z：字线，选择存储单元
W、 W：位线，完成读/写操作
（2）定义
“0”：T1导通，T2截止；
“1”：T1截止，T2导通。
Vcc
W
T4 T6
T2
Z
W
Vcc
W
（3）工作
Z：加高电平，T5、T6
SDRAM与CPU之间的数据传输是同步的，CPU送出地 址和控制信号后，经过已知数量的时钟后，SDRAM完成 内部操作，此期间，CPU可以做其他的工作，而不必等 待。
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26
DRAM的研制与发展
5. Rambus DRAM（RDRAM） Rambus公司研制，着重提高存储器频率带宽。 RDRAM与CPU之间通过专用的RDRAM总线传送数据，
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2
半导体存储器的分类（续）
存储信 息原理
z 静态存储器SRAM
(双极型、静态MOS型):
依靠双稳态电路内部交叉反馈的机 制存储信息。
功耗较大,速度快,作Cache。
z 动态存储器DRAM
(动态MOS型):
依靠电容存储电荷的原理存储信息。
功耗较小,容量大,速度较快,作主存。
片选CS 控制端：
= 0 选中芯片 = 1 未选中芯片
写使能WE = 0 写
=1读
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8
每面矩阵排成64行×16列。
6位
行 X0 64×16 64×16
行
译
地 址
码
1K
X63
1K
64×16 64×16
1K
1K
Y0
Y15
列译码
W
WW
W
两级 译码
4位列地址
控制端：
=0写 =1读
高8位地址
片选 行地址选通RAS ：=0时A7～A0为行地址 列地址选通CAS ：=0时A7～A0为列地址
电源、地
低8位地址
1脚未用，或在新型号中用于片内自动刷新。
8
A0 位 A1 地 A2 址 A3 锁 A4 存 A5 器
A6
A7
128×128存储矩阵 1/128行译码器 128×128存储矩阵
T5 T3
T4 T6
导通，选中该单元。
T1
T2
写入：在W、W上分别加
高、低电平，写1/0。
读出：根据W、W上有无
Z
电流，读1/0。
（4）保持