三、逻辑综合和逻辑优化
– 逻辑综合通常是使RTL级HDL描述自动转换成一组寄存器和
组合逻辑，也就是说经过逻辑综合可以得到集成电路的门级 逻辑结构。一般逻辑综合以后紧接着是逻辑优化，主要是考
虑面积和时序优化，最后得到一个满足时序，面积和功耗约
束条件的优化的逻辑电路。 – 综合过程是将HDL描述转换成非优化的布尔等式的描述，也
RTL Model &Verification
Logic/Test Synthesis
Modification
No
Ok
Yes
Gate Level Verification
Timing Analysis
Timing Analysis
No
Ok
Yes
Automatic Test Vector Gen.&Fault Sim.
第一章 概
论
2.2
设计描述
module add(co,s,a,b,c); input a,b,c; output s,co; sum s1(s,a,b,c); carry c1(co,a,b,c); end module module carry(co,a,b,c); （门级） input a,b,c; a output co; b wire x,y,z; and g1(x,a,b); a and g2(y,a,c); c and g3(z,b,c) b or3 g4(co,x,y,z) end module
第一章 概
论
第一章 概
论
2.2
开关级描述(2)
设计描述
pmos p4 (i4, vdd, b); pmos p5 (i4, vdd, a); pmos p6 (co, vdd, en); pmos n6 (co, vss, en); end module
module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, en; nmos nl (il, vss, a); nmosn2 (il, vss, b); nmos n3 (en, il, c); nmos n4 (i2, vss, b); nmos ns (en, i2, a); pmospl(i3,vdd,b); . pmos p2 (en, i3, a); pmos p3(cn, i4, c);
第一章 概
论
第一章 概
论
2.3 综合方法
二、行为综合
行为综合是一种高层次的综合，它的任务是实现从系统算法
级的行为描述到寄存传输级结构描述的转换。这里所说的行 为是数字系统或其部件与外界环境的相互关系与作用；而结
构是指组成系统RTL级的各个部件及其相互之间的连接关系。
第一章 概
论
2.3 综合方法
No
Fault Simulation
ASIC/FPGA Process &Layout Design
Ok
Yes
Post Layout Verification(Timing)
Layout Design & Verification(DRC,ERC,LVS)
No
Ok
Yes
Chip Layout Database

第一章 概
论
2.2
设计描述
一、硬件描述语言HDL (Hardware Description Language)
硬件描述语言可以用来描述电路系统的行为和结
构，它是集成电路设计人员和EDA工具的界面。设 计者是用HDL来描述自己的设计方案，包括集成电 路的行为，结构和几何特性，并把描述以文件形式 告诉EDA工具，并在EDA工具的帮助下进行修改
c
门级结构描述采用通用门电路，与工艺无关。
co
第一章 概
论
（晶体管级）
第一章 概
论
加法器的开关级描述(1)
module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, i5, i6; nmos nl (i3, i4, a); nmos n2 (i4, vss, b); nmos n3 (i3, i5, b); nmos n4 (i5, vss, c); nmos n5 (i3, i6, a); nmos n6 (i6, vss, c); nmos n7 (co, vss, i3); pmos p1 (il, vdd, a);
第一章 概
论
2.1 设计流程
Top-Down设计的关键技术 – 首先是需要开发系统级模型及建立模型库，这些行为模 型与实 现工艺无关，仅用于系统级和RTL级模拟。 – 系统级功能验证技术。验证系统功能时不必考虑电路的 实现结 构和实现方法，这是对付设计复杂性日益增加的 重要技术。 – 逻辑综合--是行为设计自动转换到逻辑结构设计的重要步 骤
2.版图设计（后端设计）
版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造 工艺所需的掩膜版的版图。
第一章 概
论
2.1 设计流程
一、 bottom-Up
• 自底向上(Bottom-Up)设计是集成电路和PCB板的传 统设计方法,该方法盛行于七、八十年 • 设计从逻辑级开始，采用逻辑单元和少数行为级模 块构成层次式模型进行层次设计，从门级开始逐级 向上组成RTL级模块，再由若于RTL模块构成电路 系统 • 对于集成度在一万门以内的IC设计是行之有效的,无
和验证，直到设计成功。
国际上通用的、标准的硬件描述语言主要有两种，
即VHDL和Verilog HDL。
第一章 概
论
2.2
二、 行为描述
设计描述
一个特定的设计行为描述表达了由它规定的电路输出与输 入之间的关系，对于数字系统或电路而言，行为描述的形式可 以是布尔表达式、输入输出式的列表，也可以是C、C++等高 级语言或硬件描述语言编写的程序。以全加器为例来说明
2.2
设计描述
晶体管级实现涉及到流片工艺，若用CMOS工艺，则描述如下：
pmos p2 (i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module
第一章 概
论
2.2
四、物理描述
设计描述
电路的物理描述是用来定义在硅表面的物理实 现，并由物理实现来产生指定的结构和行为。在 集成电路的工艺中，物理描述的最低层次是由各 种工艺处理所要求的掩膜信息，即版图信息。
第一章 概
论
2.2
设计描述
1位加法器的物理形式
4位加法器单元的物理形式
第一章 概
论
2.2
此确定了系统的功能。结构描述的层次可以分成RTL级（功能块级）、 门级、开关级、和电路级。
第一章 概
论
2.2
设计描述
4位加法器的结构描述（RTL级） module add4(s,c4,ci,a,b); input[3:0] a,b; input ci; output[3:0] s; output c4; wire[2:0] co; add a0 (co[0],s[0],a[0],b[0],ci); add a1 (co[1],s[1],a[1],b[1],co[0]); add a2 (co[2],s[2],a[2],b[2],co[1]); add a3 (c4,s[3],a[3],b[3],co[2]); end module
第一章 概
论
第二章 数字集成电路设计流程和设计方法
2.1 设计流程 2.2 设计描述 2.3 综合方法 2.4 设计验证
2.5 EDA工具
第一章 概
论
数字集成电路设计总体上可分为
1.电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直 到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑 网表
第一章 概
论
2.1 设计流程
Top-Down设计与Bottom-Up设计相比，具有以下
优点:
• 设计从行为到结构再到物理级，每一步部进都进行验 证,提高了一次设计的成功率。 • 提高了设计效率，缩短了开发周期，降低了产品的开
发成本
• 设计成功的电路或其中的模块可以放入以后的设计中 提高了设计的再使用率(Reuse)。
法完成十万门以上的设计
• 设计效率低、周期长，一次设计成功率低
第一章 概
论
Specification
System Specification
Architectural &Behavioral Analysis ,Design,Verification
Structural Design&Partition Gate Level Design & Verification
GDSII Layout Data
Top-Down Design Flow
Bottom-Up Design Flow
第一章 概
论
2.1 设计流程
二、Top-Down设计
• Top-Down流程在EDA工具支持下逐步成为IC主要的设
计方法 • 从确定电路系统的性能指标开始，自系统级、寄存器 传输级、逻辑级直到物理级逐级细化并逐级验证其功 能和性能
第一章 概
论
2.2
描述方面
设计描述
• 行为描述（是指数字系统的行为，表示了系统输出与输入之间的 数学和物理关系） • 结构描述（规定了集成电路系统的组成和电路结构） • 物理描述（是系统的实现结构，也就是集成电路在硅片上形成的 物理结构。）