5.1 概述
触发器是时序逻辑电路的基本单元，有记忆（存 储）功能。
1、触发器：能够存储一位二值信号的基本单元电路。
2、 特点： （1）电路有两个稳定的状态（0和1） （2）在输入信号作用下，电路置0或置1 （3）在输入信号消失后，电路保持更新后的状态
3、 分类： 按触发方式分：电平、边沿 按功能分：RS、JK、D、T 按结构分：基本、同步、主从、边沿
Qn+1 =D Qn+1 =JQ+KQ
D=JQ+KQ =JQ KQ
K
J
D C1
（2） D → RS
Qn+1 =D=S+RQ
（3） D → T
Qn+1 =D=TQ+TQ
目前生产的时钟控制触发器定型产品中只有JK 和D两大类。
某些触发器在同一时刻动作，因此，引入同步信号， 使触发器只在同步信号到达时才能输入信号动作。
1、 结构
S
Sത
Q
S 1S
Q
CP
CP C1
Q
R 1R
Q
R
Rഥ
2、 工作原理 CP: 时钟脉冲
(Clock Pulse)
S
Sത
Q
CP
Rഥ
Q
R
低电平触发
S 1S
Q
CP C1
R 1R
Q
（1）CP=0时，输入信号S、R不影响输出，锁存器 保持原态。
Qn+1 =D
状态转换图：
D=1
D=0
0
1
D=1
D=0
4、 T触发器
当T=1时，每来一个CP信号，状态翻转一次； 当T=0时，状态保持不变。
特性表：
特性方程： Qn+1=TQ+TQ
状态转换图：
T=1
T=0
0
1
T=0
T=1
二、功能转换 1、 JK→其他 （1）JK→D
Qn+1 =JQ+KQ
Qn+1=D =D Q+Q
Qn+1 =S+RQ SR=0 (约束条件)
状态转换图： S=0 ,
R=X
S=1 , R=0
0
1
S=X , R=0
S=0 , R=1
2、 JK触发器
特性方程： Qn+1=JQ+KQ
状态转换图：
J=0 , K=X
J=1 , K=X
0
1
J=X , K=1
J=X , K=0
3、 D触发器 特性表： 特性方程：
（2）CP=1时，输出取决于S、R。 高电平触发
3、特性表 CP S 0X 10 10 11 11
R Qn+1 功能
X
Qn
保持
0
Qn
保持
1
0
置0
0
1
置1
1 1* 不定
4、 特性方程
CP=1时，触发器的特性方程：
RS Qn 00 01 11 10
0
11
11 1 1
Qn+1 =S+RQ SR=0 (约束条件)
到干扰连续变化，输出也连续变化的情况。主从 SR触发器的状态在每个CP周期里只改变一次。
S
1S
C1 主
R
1R
CP
1S
Q
C1 从
1R
Q
CP S R
Q1
Q
四、JK触发器 改善当S=R=1时，Qn+1=1*的情况。 1、 结构
J
1S
1S
Q
C1 主
C1 从
K
1R
1R
Q
CP
2、 符号
1J
Q
C1
1K
Q
3、 特性方程 对主从SR触发器：
Qn+1 =S+RQ SR=0（约束条件）
对主从JK触发器：
S=JQ
R=KQ
代入上式，得主从JK触发器的特性方程：
Qn+1 =JQ+KQ
此时 SR=JQ KQ 0
所以已无须再写约束条件。
4、 特性表
（S） （R）
CP J
K Qn+1
X
X
X
Qn
↓
0
0
Qn
↓
0
1
0
↓1
0
1
↓
1
1
Qn
功能 保持 保持 置0 置1 翻转
具有异步置数和复位功能的SR触发器
SD
S Q
CP Q
R
RD
在CP=1的全部时间里，
S和R的变化都将引起输出状态的变化。
在CLK 1期间，Q和Q可能随S、R 变化多次翻转
三、D锁存器 1、 逻辑门控D锁存器 D
CP
逻辑符号
D 1D
Q
CP C1
Q
(1) CP=1时 (2) CP=0时
Q Q
Q=D Q 不变
J=D K=D
D
1J
C1
1K
（2）JK→RS
Qn+1 =JQ+KQ Qn+1=S+RQ =S(Q+Q)+RQ
=SQ+(S+R)Q J=S
K=S+R =SR =SR+SR =R
约束条件： SR=0
（3）JK→T
Qn+1 =JQ+KQ Qn+1 =TQ+TQ
J=T K=T
T
1J
C1
1K
2、 D→其他 （1） D → JK
五、边沿触发器
改善主从触发器中CP=1时有干扰的情况。边沿
触发器的Q只与CP边沿（上升沿或下降沿）前一刻
的输入值有关。
1J Q C1
1K
Q
1、 种类 （1）利用CMOS传输门的边沿触发器 （2）维持阻塞触发器 （3）利用传输延迟时间的边沿触发器
用两个电平触发D触发器组成的边沿触发器
Q
利用CMOS传输门的边沿触发器
3、 波形图
SSതD
RRഥ D
Q Q
应用： 运用基本SR锁存器，消除机械开关振动引起的
脉冲。机械开关接通时，由于振动会使电压或电流 波形产生“毛刺”，在电子电路中，一般不允许这 种毛刺出现。
+5V
vo
改进： +5V
A
S
B
R
+5V
VB
Q
QQഥ VA
Q
二、门控SR锁存器 在数字系统中，为协调各部分的动作，常常要求
4.2 触发器的电路结构与工作原理
一、SR锁存器
1、 结构（由两个与非门or或非门构成）
Sത
Q
SS
Q
RR
Q
两个稳定状态：
RഥQഥ Q=1,Q=0（来自态；置位）Q=0,Q=1（0态；复位）
2、 特性表
SR锁存器具有两个开关特性的激励输入端R、S： ➢ R的有效电平使触发器复位（Reset），Q=“0”； ➢ S的有效电平使触发器置位（Set），Q=“1”。 ➢ R和S无效时触发器状态不变。
Q
CLK=0时，TG1导通，TG2截止。Q1=D；从触发器维持。 CLK由0到1（ ）时，TG3导通，TG4截止。Q=D。
上升沿触发的D触发器
module DFF1(CLK,D,Q);
output Q;
input CLK,D;
reg Q;
always @(posedge CLK) //CLK上升沿时启动
Q<=D;
//当CLK上升沿时D被锁入Q
endmodule
带异步清零、异步置位的D触发器
注：当某个变量有多个触发 条件时，最好将它们放在一 个 always 块 中 ， 并 用 if-else 语句描述在不同触发条件下 应执行的操作！
4.3 触发器的逻辑功能
一、功能描述 1、 SR触发器
特性方程：
2、 传输门控D锁存器
(1) CP=1时
C
D
TG1
C
G1 Q
TG1导通， TG2断开
C TG2 C
Q=D
TG1
G1
D
Q
Q
G2
TG2
C
C
G3
G4
CP
Q G2
(2) CP=0时
TG2导通， TG1断开 Q 不变
D TG1
TG2
G1 Q
Q G2
三、主从SR触发器 改善门控SR锁存器在CP=1时若输入信号受