4.1.1 基本SR锁存器
(3) 基本SR锁存器的状态特性表：
S R Qn Qn+1
000
0
001
1
010
0
011
0
100
1
101
1
110
111
Qn+1RQn S 00 01 11 10 00 1 0 0 11 1××
Q n1 S RQ n
SR 0 （约束条件）
4.1.1 基本SR锁存器
5.基本SR锁存器的应用 (1)作为存储单元，可存储1位二进制信息。 (2)其它功能触发器的基本组成部分。 (3)构成单脉冲发生器
001
1
010
0
011
0
100
1
101
1
110
111
4.1.2 钟控SR锁存器
3. 基本SR锁存器与钟控SR锁存器的区别
S
CP
R
S
Q
R
Q
（a）基本SR锁存器输出波形
（b）钟控SR锁存器输出波形
结论：钟控SR锁存器只在CP高电平期间接收输入信号， 基本SR锁存器任何时候均能接收输入信号。
4.1.3 钟控D锁存器
逻
电
辑 SS
Q
路
图
S
≥1
Q
符 号 RR
Q
G2
S 、 R称为触发脉冲输入端， S为置位（Set）端，R为复 位（Reset）端。
4.1.1 基本SR锁存器
(2)输入和输出的关系
01 R
01 S
G1
≥1
01 Q输
出
不
≥1
定
Q
10
G2
SR
00 01 10 11
QQ
不变 01 10 00
4.1.1 基本SR锁存器
architecture one of DLATCH is
“d”锁存器
begin
（Transparent Latch） process（Cl，D）
begin
if C1 =‘1’ then
Q <=D；
end if；
end process；
End one；
4.1.5 集成三态输出八D锁存器
74HC573的逻辑图
第四章 时序逻辑电路
4.1 锁存器 4.2 触发器 4.3 时序逻辑电路概述 4.4 同步时序逻辑电路的分析 4.5 同步时序逻辑电路的设计 4.6 异步时序逻辑电路的分析 4.7 常用时序逻辑电路模块
4.1 锁存器
基本SR锁存器 钟控SR锁存器 钟控D锁存器
4.1.1 基本SR锁存器
1.双稳态电路（Bistate Elements）
当OE=0时，输出高阻态。
4.2 触发器--概述
3.触发器的分类
5种不同功能的触发器
SR触发器 D触发器 JK触发器
T触发器 T’触发器
4.2.1 主从D触发器
1.主从D触发器电路结构及逻辑符号
主锁存器 从锁存器
D
1D
QM
1D
Q
C1
C1
Q
1D
Q
C1
Q
1D
Q
C1 Q
CP 1
1
（b）
（a）
2.工作原理
S0
1
1
1
0
R0
1
0
1
0
Q
Q
当SR锁存器输入端同时加1时，Q和Q 都变成了0。当S、 R同时由1→0时，触发器的输出将会出现由0→1→0…反 复切换。
4.1.1 基本SR锁存器
3.由与非门构成的基本SR锁存器
(1)电路结构和符号
(2)输入输出关系
G1
S
&
Q
R
&
Q
G2
SR
00 01 10 11
QQ
11 10 01 不变
当CP=0时，QM跟随D变化，从锁存器保持不变 当CP=1时，主锁存器保持不变，从锁存器跟随QM变化 主从D触发器的状态只有在CP上升沿时刻才会改变
Q0
1 EN
Q1
1 EN
Q2
1 EN
Q3
1 EN
Q4
1 EN
Q5
1 EN
Q6
1 EN
Q7
1 EN
1D C1 1D C1 1D C1 1D C1 1D C1 1D C1 1D C1 1D C1
1
1
D0
D1
D2
D3
D4
D5
D6
D7 LE OE
当LE=1时，输出Q跟随输入D变化，
当LE=0时，输出Q保持不变
1.电路结构和逻辑符号
G3
D
&
G5 1
G1
&
Q
CP
&
&
Q
G4
G2
2.特性方程
Q n1 S RQ n
将S=D，R=D（保证了SR=0）代入SR锁存 器的特性方程得
Qn1 D
1D
Q
C1
Q
3.特性表
D Qn Qn+1 00 0 01 0 10 1 11 1
4.1.3 钟控D锁存器
【例】在钟控D锁存器输入如图所示的CP和D波形， 试画出输出波形。假设锁存器初始状态为0。
G1 1Q
G2 1Q
G1
1
Q
电路有两个稳定工作状态：
1
Q
G2
Q 1 Q 0
Q 0 Q 1
问题：由于电路没有输入，无法控制或改变它的状态。
4.1.1 基本SR锁存器
G1
R
≥1
Q
S
≥1
Q
G2
不变
4.1.1 基本SR锁存器
2.由或非门构成的基本SR锁存器
(1)电路结构和逻辑符号
G1
R
≥1
Q
R G4
G1
&
Q
&
Q
G2
1S
Q
C1
1R
Q
CP=0：基本SR锁存器输入端均为1，状态保持不变
CP=1： S 、 R通过与非门作用于基本SR锁存器
4.1.2 钟控SR锁存器
2.逻辑功能
G3
S
&
CP
&
R G4
G1
&
Q
&
Q
G2
Q n1 S RQ n
SR 0 （约束条件）
S R Qn Qn+1
000
0
例：已知输入S 、R波形图，试画出Q 、Q 波形图，设SR 锁存器的初态为0。
SR
00 01 10 11
QQ 不变 01 10 00
S 0 1 0 10 1 0 R 0 0 0 00 0 0
Q
Q
对于由或非门构成的基本SR锁存器采用正脉冲触发。
4.1.1 基本SR锁存器
例：已知输入S、R波形图，试画出Q、Q波形图，设SR锁存 器的初态为0。
CP D Q Q
“透明”锁存器（Transparent Latch）
library IEEE；
use IEEE.std_logic_1164.all；
entity DLATCH is
1D
Q
C1
Q
port（D，Cl：in std_logic； Q：out std_logic）；
end DLATCH；
以下电路无法产生单脉冲：
5V
AN vO
R
vO
窄脉冲
4.1.1 基本SR锁存器
由基本SR锁存器构成的单脉冲发生电路：
S G1
&
Q
S
AN
R
R
5V

R
&
Q
QQ
R G2
Q
基本SR锁存器
每按动开关一次，只输出一个脉冲。
4.1.2 钟控SR锁存器
1.电路结构和逻辑符号
基本SR 锁存器
时钟脉冲
G3
S
&
CP
&
SS
Q
RR
Q
4.1.1 基本SR锁存器
4.锁存器的状态 (1) 0态、1态、非正常态
Q 0
Q
1
称为0态，
Q 1
Q 0
称为1态，
Q 0 Q 1
或
称为非正常态。
Q 0 Q 1
(2)现态和次态
现态（Present State）：锁存器在接收信号之前所处 的状态，用Qn表示；
次态（Next State）：锁存器在接收信号之后建立的新 的稳定状态，用Qn+1表示。