59
60
6.4.3
集成异步二进制计数器
集成异步二进制计数器在基本异步计数器的基础上增加 了一些辅助电路，以扩展其功能。典型产品是74LS93。
图6-35 集成计数器74LS93的内部电路和引脚图
61
（1）触发器A为独立的1位二进制计数器；
（2）触发器B、C、D三级为独立的3位二进制计数器（即八 进制）；
42
2．同步10进制加法计数器
采用4个JK触发器构成该计数器。同步10进制加法计数 器的计数状态真值表如表6-8所示，采用与上面类似的方法， 确定各个触发器的输入信号。
J0＝K0＝1
J1＝K1＝ Q0Q3
J2＝K2＝Q0Q1
J3＝K3＝Q0Q1Q2＋Q0Q3
43
图6-25 同步10进制加计数器电路
对于级联方式（2），八进制计数器为低位，二进制计数器 为高位，其输出状态为QAQDQCQB；
64
6.4.4 集成异步非二进制计数器
集成异步非二进制计数器同样是在基本异步计数器的基 础上扩展而成。其典型产品是74LS90（或74LS290，两者的 逻辑功能相同，但引脚图不同），它的内部电路及引脚图 如图6-36所示。
38
如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
39
如果是减计数器则为：
J1 K1 Q0 J 2 K 2 Q0Q1 J n 1 K n 1 Q0Q1 Qn 2
图6-10 移位寄存器组成的脉冲分配器电路
20
由74LS194的真值表可得各输出端Q0~ Q3的波形 如图6-11所示：
图6-11 移位寄存器组成的脉冲分配器输出波形
21
6.2
主要内容：
异步2n进制计数器
2n进制异步加计数器电路
2n进制异步减计数器电路
异步2n进制计数器电路的构成方法
45
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
图6-25 集成计数器74LS161引脚图和逻辑符号
46
74LS161具有以下功能：
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
② 同步置数。当CLR=1（清零无效）、LD=0时，如 果有一个时钟脉冲的上升沿到来，则计数器输出端数 据Q3～Q0等于计数器的预置端数据D3～D0。
12
例6-1 对于图6-4所示移位寄存器，画出图6-6所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
图6-6 例题6-1
13
2．并行输入/串行输出/并行输出移位寄存器
图6-7 并行输入/串行输出/并行输出移位寄存器
14
工作原理： （1）当为低电平时，与门G1~G3被启动，并行输入 数据D0~D3被送到各触发器的输入端D上。当时钟脉 冲到来后，并行输入数据D0~D3 都同时存储到各触 发器中。这时可从各触发器输出端并行输出数据。
如果将QA与CPB相连，CPA作为计数脉冲输入端， 如图6-38（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。
67
如果将QD与CPA相连，CPB作计数脉冲输入端，如 图6-38（b）所示，则输出端QA QD QC QB为 5421BCD码十进制计数器。
68
69
图6-8 集成移位寄存器74LS194
17
74LS194的真值表如表6-1所示：
表6-1 移位寄存器74LS194真值表
18
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
图6-9 移位寄存器的扩展
19
例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图6-10所示，试画出在CP脉冲作用下移位 寄存器各输出端的波形。
同步5进制加计数器电路
同步10进制加法计数器电路
33
6.3.1
同步2n进制计数器
1．同步22进制计数器
图6-19 同步22进制加计数器电路
34
图6-20 图6-19中计数器的输出波形
35
2．同步23进制计数器
图6-21 同步23进制加计数器电路
36
图6-22
图6-21中计数器的输出波形
37
3．同步2n进制计数器 根据上面介绍的同步22进制及23进制计数器电 路，同步2n进制计数器电路的构成具有一定的规律， 可归纳如下： （a）同步2n进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触 发器的输入信号J0＝K0＝1，其它触发器的输入信 号由计数方式决定。
（3）正常计数。当异步清零端和异步置9端都无效时，在计 数脉冲下降沿作用下，可进行二－五－十进制计数。 （4）保持不变。当异步清零端和异步置9端都无效，且CPA、 CPB都为1时，计数器输出保持不变。
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(4) CLR=0，LD=1且加法时钟CPU＝1时，则在 减法时钟CPD上升沿作用下，按照8421BCD码 进行递减计数：1001～0000。 (5) CLR=0，LD=1，且CPU＝1，CPD=1时，计 数器输出状态保持不变。
56
57
58
例6-5 利用反馈置数法，用74LS192 构成七进制加法计 数器。（要求采用两个不同的预置数据输入：0000和 0010。） 解：74LS192在加计数模式下的状态转换图如图6-33所 示，
15
（ 2 ） 当 为 高 电 平 时 ， 与 门 G1~G3 被 禁 止 ， 而 门 G4~G6被启动。这时各触发器的输出作为相邻右边 触发器的输入，即构成一个向右移位寄存器。在时 钟脉冲作用下，可从Q3端串行输出数据。
16
3．集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图6-8所示。
40
6.3.2
同步非2n进制计数器
同步非2n进制计数器的电路构成没有规律可循， 下面通过两个例子说明它们的构成方法。 1．同步5进制加法计数器 采用3个JK触发器构成该计数器。同步5进制加 法计数器的计数状态真值表如表6-7所示， 下面通过“观察”法确定各个触发器的输入信号。
41
图6-24
同步5进制加法计数器
一个由边沿D触发器构成的4位寄存器如下：
2
集成寄存器74LS175的内部逻辑电路图及引脚图 如图所示 ：
3
它的真值表如下表所示
：
4
6.1.2 移位寄存器
移位寄存器的各种输入输出方式：
（a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
5
（c）并行输入/串行输出
（d）串行输入/并行输出
图6-15 异步3进制加计数器电路
29
异步3进制加计数器输出波形：
30
任意的异步非2n进制计数器的构成方式也与上 述3进制计数器一样，即采用“反馈清零”法。
31
图6-18 异步6进制加计数器电路
32
6.3
主要内容：
同步n进制计数器
22进制同步加计数器电路
22进制同步减计数器电路 23进制同步加计数器电路 23进制同步减计数器电路 同步2n进制计数器电路的构成方式
由功能表可以看出，74LS90具有以下功能：
（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。 即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出 立即被清零。 （2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当 S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立即 被置9（1001）。
6
（e）并行输入/并行输出
7
8
1．串行输入/串行输出/并行输出移位寄存器
下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
图6-4 串行输入/串行输出移位寄存器
9
（a）寄存器清零
（b）第1个CP脉冲之后
10
（c）第2个CP脉冲之后
（d）第3个CP脉冲之后
11
（e）第4个CP脉冲之后
图6-36 集成计数器74LS90的内部电路和引脚图
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从图中可以看出：
（1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器， 其计数状态范围为000～100。 因此74LS90的内部电路可用图6-37表示。
66
（3）将二进制和五进制计数器级联可构成十进制 计数器：
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例6-6 74LS93的内部电路如图6-35所示，采用下面两种不同 的级联方式所构成的计数器有何不同？ （1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA；
解：上述两种级联方式所构成的计数器都是4位二进制计数 器或十六进制计数器。但计数器输出状态的高、低位构成 方式不同： 对于级联方式（1），二进制计数器为低位，八进制计数器 为高位，其输出状态为QDQCQBQA；
6.1 寄存器与移位寄存器
主要内容：
触发器构成的寄存器
寄存器的工作过程
4位集成寄存器74LS175的逻辑功能
移位寄存器的五种输入输出方式
触发器构成的移位寄存器
4位集成移位寄存器74LS194的逻辑功能
移位寄存器的应用举例
1
6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的 电路称为寄存器 。
47
③ 加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数 器按照4位二进制码进行加法计数，计数变化范 围为0000～1111。该功能为它的最主要功能。