• 写入时，在T3、T4开始导通的同时，将待 写信息加到W2上。 • 写1：W2加高平，将被选电路的存储电容 充电为有电荷，实现写1。 • 写0：W2为低电平，使被选电路的存储电 容放电为无电荷，实现写0。
4116芯片的读、写周期时序
• 在读周期中，行地址必须在RAS有效前有效， 列地址必须在CAS有效前有效，并且在CAS 到来之前，WE必须为高电平，并保持到CAS 结束之后。 • 在写周期中，当WE有效之后，所加的DIN信 号必须保持到CAS变为低电平之后，RAS、 CAS和WE全部有效时，将DIN数据写入被选的 存储单元。
CS R/ W
0 0 1 0 1 × 操作 写 读 未选中
• 字片式结构存储器芯片，由于采用单译码方案， 有多少个存储字，就有多少个译码驱动电路， 所需译码驱动电路多。 • 双译码方式（二维译码）：采用行列译码的方 式，位于选中的行和列的交叉处的存储单元被 唯一选中。 • 采用双译码方式的存储芯片即位片式结构存储 器芯片
• 存储体中共有64个字，每个字为8位，排成 64×8的阵列。 • 存储芯片共需6根地址线，8根数据线，一次可 读出一个字节。 • 存储体中所有存储单元的相同位组成一列，一 列中所有单元电路的两根位线分别连在一起， 并使用一个读/写放大电路。读/写放大电路与 双向数据线相连。
• • •
读/写控制线 R/W ：控制存储芯片的读/写操作。 R/ W 片选控制线 CS： CS CS CS 为低电平时，选中芯片工作； CS 为高电平时，芯片不被选中。 CS
• 当选中存储芯片工作时，首先给定访存地址， 并给出片选信号 CS 和读写信号 R/ W6行列地 CS R/W 址，被选的行、列选择线的交叉处的存储电路 被唯一地选中，读出或写入一位二进制信息。 • 思考： • 对于4096个字采用单译码方案，需4096个译码 驱动电路。 • 若采用双译码方案，只需128个译码驱动电路。
• 半导体存储器芯片一般有两种结构：字片式结构和位片式结构。
存储器芯片
An－1～0 － ～ R/W CS Dm－1～0 － ～ 电源 地线 … …
内部存储结构：字片式、位片式
字片式结构的存储器（64字×8位）
• 单译码方式（一维译码）：访存地址仅进行一个方向 译码的方式。 • 每个存储单元电路接出一根字线和两根位线。 • 存储阵列的每一行组成一个存储单元，存放一个8位的 二进制字。 • 一行中所有单元电路的字线联在一起，接到地址译码 器的对应输出端。 • 6位访存地址经地址译码器译码选中某一输出端有效时， 与该输出端相联的一行中的每个单元电路同时进行读 写操作，实现一个字的同时读/写。
？？？
2. 存储器芯片举例
• 1） Intel 2114芯片
• Intel 2114 是1K×4位的静态MOS存储器芯片。 采用N—MOS工艺制作，双列直插式封装。共18 个引脚。 • A9～A0：10根地址线，用于寻址1024个存储单 元 • I/O4～I/O1：4根双向数据线 • CS ：片选信号线 CS • WE ：读/写控制线 WE • +5V：5V电源线 • GND：地线
2）TMS4116芯片
• TMS4116是由单管动态MOS存储单元电路构成的随 机存取存储器芯片。 • 容量为16k×1位。 • 16k的存储器应有14根地址线，为了节省引脚，该 芯片只使用7根地址线A6～A0，采用分时复用技术， 分两次把14位地址送入芯片。 • 行地址选通信号 RAS ：用于将低7位地址A6～A0 打入行地址缓冲器锁存。 CAS • 列地址选通信号 CAS ：用于将高7位地址A13～A7， 打入列地址缓冲器锁存。
• 在存储体内部的阵列结构中，存储器的读/写操 作由片选信号 CS 与读/写控制信号 WE控制。 CS WE • CS 为高电平时，输入与输出的三态门均关闭， CS 不能与外部的数据总线交换信息。 • CS 为低电平时，芯片被选中工作， CS • 若 WE 为低电平，则打开4个输入三态门，数据 WE 总线上的信息被写入被选的存储单元； • 若 WE 为高电平，打开4个输出三态门，从被选 WE 的存储单元中读出信息并送到数据总线上。
• 存储器的读出 • 行地址经行地址译码选中某一根行线有效，接 通此行上的128个存储电路中的MOS管，使电容 所存信息分别送到128个读出再生放大器放大。 同时，经放大后的信息又回送到原电路进行重 写，使信息再生。 • 列地址经列地址译码选中某根列线有效，接通 相应的列控制门，将该列上读出放大器输出的 信息送入I/O缓冲器，经数据输出寄存器输出到 数据总线上。 • 存储器的写入 • 首先将要写入的信息由数据输入寄存器经I/O缓 冲器送入被选列的读出再生放大器中，然后再 写入行、列同时被选中的存储单元。
X0
X63
三态门
Y0
Y15
• 2114芯片由存储体、地址缓冲器、地址译码器、读/写 控制电路及三态输入输出缓冲器组成。 • 存储体中共有4096个六管存储单元电路，排列成 64×64阵列。 • 地址译码采用二维译码结构， 10位地址码分成两组 A8～A3作为6位行地址，经行地址译码器驱动64根行选 择线。 A2～A0及A9作为4位列地址，经列地址译码器驱动16根 列选择线，每根列选择线同时选中64列中的4列，控制 4个转接电路。 控制被选中的4列存储电路的位线与I/O电路的接通。 被选的行选择线与列选择线的交叉处的4个存储电路， 就是所要访问的存储字。4个存储电路对应一个字的4 位。
2. 动态 RAM ( DRAM ) (1) 动态 RAM 基本单元电路
V DD
读选择线 T2 T1 T3 Cg T4 预充电信号 T 无电流 有电流
4.2
数据线
1 0
读数据线
0 1
字线
1 0
Cs
写选择线 写数据线
读出与原存信息相反 写入与输入信息相同
读出时数据线有电流 为 “1” 写入时 CS 充电 为 “1” 放电 为 “0”
读出再生放大器电路
• 放大器由T1、T2、T3、T4组成，T6、T7与Cs是 两个预选单元，由XW1与XW2控制。 • 读写前，先使两个预选单元中的电容Cs预充 电到0与1电平的中间值，并使控制信号φ1 ＝0，φ2＝1，使T3、T4截止，T5导通，使读 出放大器两端Wl、W2处于相同电位。
• 读出时，先使φ2＝0，T5截止。放大器处于 不稳定平衡状态。这时使φ1＝1，T3、T4导 通， T1、T2、T3、T4构成双稳态触发器，其 稳定状态取决于W1、W2两点电位。 • 设选中的行选择线处于读出放大器右侧 （如行65），同时使处于读出放大器另一 侧的预选单元选择线有效（如XW1＝1）。这 样，在放大器两侧的位线W1和W2上将有不同 电位： • 预选单元侧具有0与1电平的中间值 • 被选行侧具有所存信息的电平值0或1。
TMS4116的刷新
• 当某个存储单元被选中进行读/写操作时， 该单元所在行的其余127个存储电路也将自 动进行一次读出再生操作，即完成一次刷 新操作。 • TMS4116的刷新是按行进行的，每次只加行 地址，不加列地址，即可实现被选行上的 所有存储电路的刷新。即一次可以刷新128 个存储单元电路。
• 若选中存储电路原存“1”，则W2电位高于W1的 电位。使T1导通，T2截止，因而W2端输出高电 平，经I/O缓冲器输出“1”信息，并且W2的高 电平使被选存储电路的电容充电，实现信息 再生。 • 若选中存储电路原存“0”，则W2电位低于W1的 电位。使T1截止，T2导通，因而W2端输出低电 平，经I/O缓冲器输出“0”信息，并回送到原 电路，使信息再生。
4.2.1
0 1 0 1
ROM存储器 存储器
+5V
0111 0110 0101 0100 0011 0010 0001 0000
0 1 0 1
4.2.2 RAM的结构及工作原理 的结构及工作原理
• 1. 芯片的结构及实例 • 存储器芯片 • 集成了存储体及其外围电路的一块硅片 （包括地址译码与驱动电路、读写放大电路及时序控制电路等） • 芯片形状：双列直插—由若干引脚引出地址线、数据线、控制线 • 及电源与地线等。
数据输出 驱动
DOUT
④ 4116 (16K × 1位) 芯片 读 原理 位 …
Cs
读放大器 读放大器
4.2
0
128
…
1
列 选 择
… …
… …
0
… … … …
读放大器
… …
… …
127
读/写线 写线
Cs
…
63
128 根行线
64
…
127 DOUT
DIN
数据输入
I/O缓冲 缓冲
输出驱动
⑤ 4116 (16K×1位) 芯片 写 原理 × 位 …
Cs
读放大器 读放大器 读放大器 读出放大器
4.2
0
128
…
1
列 选 择
…
… …
0
… … … …
读放大器
… …
… …
127
读/写线 写线
Cs
…
63
128 根行线
64
ቤተ መጻሕፍቲ ባይዱ
…
127 DOUT
DIN
数据输入
I/O缓冲 缓冲
输出驱动
• 16k×1位共16384个单管MOS存储单元电路，排 列成128×128的阵列，并将其分为两组，每组 为64行×128列。 • 每根行选择线控制128个存储电路的字线。列 选择线控制读出再生放大器与I/O缓冲器的接 通，控制数据的读出或写入。 • 每一根列选择线控制一个读出再生放大器， 128列共有128个读生再生放大器，一列中的 128个存储电路分为两组，每64个存储电路为 一组，两组存储电路的位线分别接入读出再生 放大器的两端。
RAS
③ 单管动态 RAM 4116 (16K × 1位) 外特性 4.2