4选1
输
YD0123 出
数据选择器 数
据
A1 A0 选择01 控制01信号
3. 函数式
Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0
第三章 组合逻辑电路
一、4 选 1 数据选择器 3. 函数式
Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0
1
(4) 画连线图
C
A1 A0 ST AB
第三章 组合逻辑电路
方法二：图形法 按 A、B 顺序写出函数的标准与或式
F ABC ABC ABC ABC
含变量 C 的 F 的卡诺图
含变量 Di 的 Y 的卡诺图
AB 0 1 0 0C 1 C1
A1 A0 0 1 0 D0 D1 1 D2 D3
四路 8 位 四片8选1 四路 1 位 一片4选1 一路 1 位
并行数据
串行数据
串行数据
第三章 组合逻辑电路
3. 4. 2 数据分配器 ( Data Demultiplexer )
将 1 路输入数据，根据需要分别传送到 m 个输出端 一、1 路-4 路数据分配器
数据输出
数据
输入 D
1 路-4 路 数据分配器
第三章 组合逻辑电路
3. 4. 1 数据选择器 ( Data Selector )
能够从多路数据输入中选择一路作为输出的电路
一、4 选 1 数据选择器
1. 工作原理 2. 真值表
D A1 A0 Y D0 0 0 D0 D1 0 1 D1 D2 1 0 D2 D3 1 1 D3
输 D0 入 D1 数 D2 据 D3
选择控制
A1 A0
真
A1 A0 Y0 Y1 Y2 Y3
0 0 D0 0 0
值 0 1 0 D0 0
表 1 0 0 0D 0
1 1 0 0 0D
Y0 D A1 A0 函
Y1 D A1A0
数
Y2 D A1 A0 Y3 D A1A0
式
Y0 Y1 Y2 Y3
&&&&
D
1
1
逻辑图
则 D1=D D2=D3 =D4 =1 D5 D6 D7 D D0= 0
1
1
D
ABC D
第三章 组合逻辑电路
方法二：图形法 Z m 3,4,5,6,7,8,9,10,12,14
令 A2 = A A1= B A0= C
m0 0
m1 D
CD
AB 00 01 11 10
m2 1 00 0 0 1 0 01 1 1 1 1
S1 — 数据输入（D）
Y 0 ~ Y 7 — 数据输出（D） S2 、S3 — 使能控制端
S2 S3 0时, 实 现 数 据 分 配 器 的 功 能。
S3 — 数据输入（D）
Y 0 ~ Y 7 — 数据输出（D） S1 、S2 — 使能控制端
S1 1 , S 2 0时 , 实 现 数 据 分 配 器 的 功 能。
(3) 确定输入变量和地址码的对应关系
方法一：公式法 令 A1 = A, A0 = B Y D0 AB D1 AB D2 AB D3 AB
F Y
1/2 74LS153
F AB C AB C AB1 AB 0 D3 D2 D1 D0
则 D0 = 0 D1 =D2 = C D3 = 1
而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。
第三章 组合逻辑电路
2. 步骤 (1) 根据 n = k - 1 确定数据选择器的规模和型号
(n —选择器地址码，k —函数的变量个数) (2) 写出函数的标准与或式和选择器输出信号表达式 (3) 对照比较确定选择器各个输入变量的表达式 (4) 根据采用的数据选择器和求出的表达式画出连 线图
n 个 输 入
m0
A0
A1 译
m1
码 mi
变
器
量
An-1
m2n-1
与门阵列
2n个与门构成 n 位 二进制译码器 , 输 出2n 个最小项。
…… 或门
Z0 (D0)
……Leabharlann ………或门 或门阵列 或门
Z1 (D1)
…
Zb-(1Db-1)
b 个输出函数
Z0 m1 mi m2n-1 D0
Z... 1
(2) 函数 Z 的标准与或式
Z A BCD ABC D ABCD ABC D ABCD
AB C D AB CD ABC D ABC D ABC D
8 选 1 Y D0 A2 A1 A0 D1 A2 A1 A0 D7 A2 A1 A0
D31 …D24
S4 D23 …D16
S3 D15 …D8
S2 D7 …D0
S1
10
10
10
10
1/2 74LS139
S A4 A3 10 011 101
A2 A1 A0 07
第三章 组合逻辑电路
四片 8 选 1（74151） 32 选 1 数据选择器 方法 1：真值表（使用 74LS139 双 2 线 - 4 线译码器）
m0 Zb-1

m1 m0

mi m1

D1 mi

m2n -1

Db-1
(3) 确定输入变量和地址码的对应关系 (4) 画连线图
方法一：公式法
Z
若令 A2 = A, A1= B, A0= C
Y
Z m1 D m2 1 m3 1 m4 1
74LS151
D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S
m5 D m6 D m7 D m0 0
第三章 组合逻辑电路
3. 4 数据选择器和分配器
发送
并行传送
接收
0
0
数
1
1
据
1
1
传 输
0
0
方 式
0
在发送端串和行接传收送端不需要 0
1 数据 并-串 或 串-并 转换装置， 1
1 但每位数据各占一条传输线，当 1 0 传且送很数难据实位现数。增多时，成本较高，0
并-串转换：数据选择器
串-并转换：数据分配器
第三章 组合逻辑电路
3.6 只读存储器（ROM）
存储器
RAM：在工作时既能从中读出（取出）信息，又能 随时写入（存入）信息，但断电后所存信息消失。
分类 ROM：在工作时只能从中读出信息，不能写入信息，
且断电后其所存信息在仍能保持。
掩模 ROM
ROM分类 可编程 ROM（PROM — Programmable ROM）
第三章 组合逻辑电路
3.6.1 ROM 的结构和工作原理
一、ROM 的结构示意图
1. 基本结构
An-1 ~ A0 — n 位地址 Db-1 ~ D0 — b 位数据
数据输出
D0 D1
Db-1
……
D0 D1 …… Db-1
2n×b ROM
最高位 最低位
A0 A1 A0 A1
…… ……
An-1 An-1
功
脚 16 15 14 13 12 11 10 9
能
排
示
列
74LS151
意
图 12345678
图
Y D0 01234567 Y D1 01234567
MUX 使禁能止
……
D3 D2 D1 D0 Y Y S 地
D7
D0 A2 A1 A0 S
╳01 ╳01 ╳01 01
S — 选通控制端
当AS21A时0 —，地选址择端器被禁止 Y 0 Y 1
A1
A0
第三章 组合逻辑电路
二、集成数据分配器 用 3 线-8 线译码器可实现 1 路-8 路数据分配器
数据输出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138
A0 A1 A2 STB STC STA
A0 A1 A2
地址码
S3 S2 S1
数据输入 (任选一路)
当 SD70D时0 —，数选据择输器入被端选中（使能）
YY、DY 0—A2数A1据A0输出D端1 A2 A1 A0 D7 A2 A1 A0
第三章 组合逻辑电路
2. 集成数据选择器的扩展 两片 8 选 1（74151）
DD80 DD175
Y
≥1
16 选 1数据选择器
Y2 0D8 D15 Y
ABCD
与门 A B
&
Y
Y AB D D
或门 A ≥1
B
Y
Y ABC C
连上且为硬连接，不能通过编程改变
编程连接，可以通过编程将其断开
断开
缓冲器
A
Y=A A
第三章 组合逻辑电路
Y=A Y=A A
Z=A
1
A
Y
同相输出
Y
1
1
A
YA
Z
反相输出
互补输出
第三章 组合逻辑电路
(2) 逻辑结构示意图
地址输入
第三章 组合逻辑电路
2. 内部结构示意图
地址译码器
A0
地
A1
址
输
W0 W1
字 Wi 线
入
An-1
W2n-1
存储单元
0单元 1单元