*收稿日期:2006-09-11文章编号:1008-8652(2007)02-84-06一种基于FPGA 的数字下变频方法涂维政 刘书明(西安电子科技大学 西安 710071)=摘要> 提出用FPGA 器件实现一个完整的数字下变频系统的方法,给出VerilogH DL 语言的描述,实现高效的运算结构,减小了运算量,提高了系统性能。
本系统已经在某型气象雷达的数字接收系统中得到采用,参数得到验证,性能优良。
关键词:FPGA ;VerilogH DL;欠采样技术;数字下变频;多抽样率系统中图分类号:T N74211 文献标识码:AA Method of Digital Down Converting Based on FPGAT u Weizheng Liu Shuming(X idian Univ ersity ,X i .an,710071)Abstract :A method of using FPGA device to realize dig ital dow n converting system is presented,and the descr iptio n of Verilog H DL language is g iv en so that the hig h efficiency operational structure is fu-l filled,and the oper and is reduced and the system perform ance is enhanced.T his m ethod has been adopted in the digital receiving subsy stem of a certain m eteoro logical radar,and the specificatio ns are verified and the perfo rmance is perfect.Keywords :FPGA;Verilog H DL;under sampling techno log y;digital dow n converter;multiple sam -pling rate system随着数字技术的飞速进步和发展,FPGA 器件因其高速、可编程、模块化的特点而被大量采用。
同时,诸如数字下变频等一系列新的数字信号处理方法的提出,为降低系统成本提供了可能,相关的多抽样率系统理论,更是大大的降低了数字系统的运算量,明显的提升了系统性能。
本文论述数字下变频技术的一种FPGA 实现方法,用比较低的系统成本,实现比较高的谱分辨率的数字接收系统,完成对气象信号的有效处理。
实际的系统选用48M H z 时钟对60MH z 的雷达中频信号采样,然后经过FPGA 的数字下变频及其滤波处理,得到信号的包络和相位信息。
1 欠采样技术为了降低对ADC 器件的要求,对于低通、带通信号,可以用带通信号的采样方法,在低于奈奎斯特采样率时进行数模转换:只要采样率不低于两倍信号带宽f h -f l ,时域的采样就不会导致信号频谱的混叠,如公式(1)所示:2f h N +1[f S [2f l N(1)其中,N 为自然数,且1[N [f l f h -f l。
84原来的信号可由公式(2)得到:f (t)=2BT s E f (nT s )@sin [P B (t -nT s )][P B (t -nT s )]@co s [2P f c (t -nT s )](2)其中,f c =12(f l +f h )为中心频率,B =f h -f l 为信号带宽,T s =1f s为采样间隔。
由此可见,可以用比信号最高频率2倍低很多的采样频率来进行欠采样。
2 数字下变频技术对AD 采样信号进行混频、低通和抽取,可得到和信号带宽匹配的基带采样信号。
设中频采样信号为:x (n)=cos [X 0nT s +U (NT s )]该中频信号与两个正交的信号cos (X 0nT s )、sin (X 0nT s )混频:cos [X 0nT s +U (nT s )]@cos (X 0nT s )=12co s [U (nT s )]+12cos [2X 0nT s +U (nT s )]=12I (nT s )+12cos [2X 0nT s +U (nT s )](3)cos [X 0nT s +U (nT s )]@sin (X 0nT s )=-12sin [U (nT s )]+12sin [2X 0nT s +U (nT s )]=-12Q(nT s )+12sin [2X 0nT s +U (nT s )](4)公式(3)、(4)的信号,经过低通滤波器滤除上变频部分,就分别得到I 、Q两路信号。
图1 数字下变频器的原理图数字下变频器(Digital Dow n Converter,DDC)的组成包括数字混频器、正交信号产生部分和低通滤波器(LPF)三部分,其原理如图1所示。
选择采样频率:f s =4f 02M -1,其中,M 是满足f s \2B 的自然数。
对本文所提及的某气象雷达系统,中频信号频率为60MH z,采样频率为48M H z ,这时乘积因子变成如公式(5)、公式(6)所示:cos (nw 0/f s )=1,0,-1,0,1,0,-1,0,,,(5)sin (nw 0/f s )=0,1,0,-1,0,1,0,-1,,,(6)这样,混频的数字运算过程,就转化成求负、求和运算,简化了乘积混频实现的难度。
当前端的AD 输出为二进制补码格式时,求负操作,就等同于原来的二进制补码全部取反后加1。
VerilogH DL 实现的部分代码如下:alw ays @(posedge clock) //Co unt 采用Gray 编码,以便减少计数时的竞争风险;begincase (Co unt)2'b 00: Count =2'b 01;2'b 01:Count =2'b 11;2'b 11:Count =2'b 10;2'b 10:Count =2'b 00;default:Count =2'b 00;endcaseendalw ay s @(posedge clock) //某型气象雷达的数字下变频正交混频算法;begincase (Co unt)852'b 00: begin ... end2'b 01: begin ... end2'b 11: begin //下面就是乘以-1的操作;I_Out =~(Signal)+1;Q_Out =0;end2'b 10:begin ... enddefault:begin ... endendcaseend3 多抽样率低通滤波在保留信号希望的有效信息时,为了降低数据率,可以对数据进行抽取。
图2 抽取前后信号的频域关系示意图设x (n 1T 1)是连续信号x a (t)的采样序列,采样频率F 1=1/T 1H z ,即x (n 1T 1)=x a (n 1T 1)。
如果希望把数据率降低到原来的1/D ,可以直接对x (n 1T 1)每D 点抽取一点,抽取的点组成新序列y (n 2T 2),则新序列的采样率变为F 2=1/T 2H z 。
且有y (n 2T 2)=x (n 2DT 1)(7)当n 1=n 2D 时,y (n 2T 2)=x (n 1T 1)。
x (n 1T 1)的频谱为:X (e j X 1)=1T 1E ]k=-]X a (j X T -j k 8s a 1)(8)式中8s a 1=2P /T 1(rad/s ),也即采样频率。
上式也可写为:X (ej 8T 1)=X (e j X 1)|X 1=8T 1=1T 1E ]k=-]X a (j 8-j k 8sal )(9)86y (n 2T 2)和x (n 1T 1)频谱之间的关系为:Y(e j X 2)=E ]n 2=-]y (n 2T 2)e -j X 2n 2=1D E D -1k=0X (e j (X 1-2P k D ))(10)即Y(e j X 2)是的D 个平移样本之和,且2P /DT 1=8s a 1/D =8s a 2。
由于时域的抽取,就相当于频域的周期性延拓,当信号截止频率过宽时,就会引起频率混叠。
图2展示抽取前后信号的频域关系,其中的|Y(e j 8T 2)|就是混叠的效果。
因此,需要采取抗混叠滤波,就是在抽取之前,先对信号进行低通滤波,限制其频带在抽取后的采样率的1/2处。
抗混叠滤波的原理如图3所示。
图3 抗混叠滤波原理图图2中|X (e j 8T 2)|的频谱波形多了个虚线的矩形框h(n 1T 1),示意所加的低通滤波器,其截止频率应该满足8c c [8sa 2/2。
加上抗混叠滤波器之后的输出为|Y c (e j 8T 1)|。
当抽样率变化较大时,多级抽取可以更加有效地进行抽样率转换,明显降低计算量和存储要求,减轻滤波器的设计难度。
比如一个I 级抽取过程,总的抽取因子为M,则M 可以表示成各级抽取因子的乘积:M i =M 1M 2,M n ,M i 代表各级抽取因子,是个整数。
其他相应指标为:通带:0[f [f p ,通带截止频率点可以放宽在其阻带之前。
阻带:(f i -f s /2M )[f [f i-1/2, i =1,2,,,I ; f i =f i-1/M i , i =1,2,,,I 。
4 用V erilogH DL 实现FPGA 设计该型气象雷达的低通滤波器,要求关于0、P 、2P 点偶对称,且幅频特性都为正。
根据其对称结构,h[(n)T]=h[(N-1-n)T ],这样可以减少一半乘法运算量。
另外,根据多抽样率理论中的多相滤波技术,把数据抽取动作放在延迟单元之后,与系数相乘之前,这样假如抽取率为D,就可以把运算量降低到原来的1/D 。
采用这两种方法之后,系统运算量降低到原来的1/((2@D1)@(2@D2))=1/(4@D1@D2)。
比如,当前系统设计为D1为4抽样,D2为6抽样,则系统计算量降低到原来的1/96,效果非常明显。
在Ver ilogH DL 实现对称结构时,对于滤波器系数相同的因式,要写成这种形式:h1*(S[n]+S[N -1-n]),才会综合成只进行1次乘法、1次加法运算的结构。
如果写成h1*S[n]+h1*S[N-1-n]),则会综合成需要2次乘法、2次加法运算的结构。
在实现多相滤波时,针对某个抽样率D,可以先对时钟进行D 分频,然后利用分频后的时钟上升沿来触发一个经常性事件,在此经常性事件段里面进行累加、乘法操作即可。