逐次逼近寄存器型ADC设计报告组员（学号）：王迪（********）高超（20083507）韩吉祥（20083506）曹天一（20083510）专业（年级）：集成电路设计与集成系统课程名称：逐次逼近寄存器型ADC提交日期：一、组员分工：二、项目设计要求：设计一个12bit逐次逼近寄存器型模数转换器SAR ADC 三、项目参数要求：四、项目设计内容：1. 逐次逼近寄存器型模数转换器（SAR ADC）整体结构：2. 逐次逼近寄存器型模数转换器（SAR ADC）的特点及应用：特点：中级转换速度，低功耗，高精度，小尺寸应用：便携式仪表、笔输入量化器，工业控制和数据/信号采集器等3. 逐次逼近寄存器型模数转换器（SAR ADC）工作原理：SAR ADC其基本结构如图1所示，包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。
模拟输入电压V IN由采样保持电路采样并保持，为实现二进制搜索算法，首先由SAR LOGIC控制N位寄存器设置在中间刻度，即令最高有效位MSB为“1”电平而其余位均为“0”电平，此时数字模拟转换器DAC输出电压V DAC为0.5V REF，其中V REF为提供给ADC的基准电压。
由比较器对V IN 和V DAC进行比较，若V IN>V DAC，则比较器输出“1”电平，N位寄存器的MSB 保持“1”电平；反之，若V IN<V DAC，则比较器输出“0”电平，N位寄存器的MSB被置为“0”电平。
一次比较结束后，MSB被置为相应的电平，同时逻辑控制单元移至次高位并将其置“1”，其余位置“0”，进行下一次比较，直至最低有效位LSB比较完毕。
整个过程结束，即完成了一次模拟量到数字量的转换，N 位转换结果存储在寄存器内，并由此最终输出所转化模拟量的数字码。
4. 逐次逼近寄存器型模数转换器（SAR ADC）各子模块设计：子模块1：比较器（COMPARE）（1）电路结构：(给出电路结构图)（2）工作原理：电路为两级运算放大器，第一级是电流镜做负载的差分放大器。
第二级是电流漏做负载的反相放大器，M8管和M5构成一个电流镜结构，由M8给M5镜像电流作为第一级放大器的尾电流。
M8和M7也是一个电流镜结构，其功能也是为M7提供个横定的电流。
该电路实现的功能是vin2与vin1做比较，若vin2>vin1则vout输出高点平，若vin2<vin1则输出低电平。
（3）参数设定：（4）仿真网表：功能仿真网表：*Subckt inverter.lib 'mix025_1.l' ttVdd vdd 0 2.5V.param com=1.25vxinv in1 in2 vout vdd inv.subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pwl 0 0v 20u 2.5v ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.4uM8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF .ends .tran 1n 20u .print tran V(vout) V(in2) v(in1) .end精度仿真网表 *Subckt inverter .lib 'mix025_1.l' tt Vdd vdd 0 2.5V .param com=1.25v xinv in1 in2 vout vdd inv .subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pwl 0 1.2497v 10u 1.2503v ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5u M5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.6u M8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF.ends .tran 1n 10u.print tran V(vout) V(in2) V(in1) .end传播延时网表： *Subckt inverter .lib 'mix025_1.l' tt Vdd vdd 0 2.5V .param com=1.25v xinv in1 in2 vout vdd inv .subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pulse(0 2.5v 1n 1n 0.2u 0.4u) ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=5u M5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.4u M8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF .ends .tran 1n 1u.print tran V(vout) V(in2,in1) .end（4）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）功能仿真结果：该图为比较器功能仿真图像，由图像可以看出，VOUT已经达到满量程了，并且实现了比较器的功能：当vin2<vin1时输出为低电平，当vin2>vin1时输出为高电平。
精度仿真结果：该图像为精度仿真结果图，从图中可以看出在我们设定的1.25V，在1.25V上下波动0.3mV（1.2497-1.2503V）之间输出波形发生了翻转，说明该比较器精度满足0.6mV的精度要求。
但是从输出波形在翻转时有一定的延迟。
传播延时仿真：传播延时由输出图像翻转的50％的点与输入图像翻转的50％的点之间的时间差，他翻译的是比较器的速度，由图中可以得出传播延时约等于33ns。
（5）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值） 子模块2：采样保持电路(S/H)（1）电路结构：(给出电路结构图)（2）工作原理：有CLK端输入选通脉冲，当clk处于高点平时传输门导通vin输入，电路处于采样阶段，当clk由高电平跳转到低电平后，传输门闭合，由于有保持电容的存在，是电路出于保持阶段。
（3）参数设定：（4）仿真网表：*Subckt inverter.lib'mix025_1.l'ttvin in 0 sin 1.25 1.25 100kVk k 0 PULSE(0 2.5 0 0.1n 0.1n 1u 5u) Cc vf1 vout 3pFCL vout 0 3pFC3 in2 0 1pFM1 vm1 vout vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=3u M8 vbias vbias gnd gnd nch L=1u W=14u M9 in2 k in 0 nch L=1u W=4.5u.tran 10n 40u.print v(in) v(k) v(vout).end（5）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）该采样保持电路采用高电平采样低电平保持，在几个采样周期内基本满足了采样的要求，采样频率为100KHz。
（6）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值） 子模块3：数模转换器DAC（1）电路结构：(给出电路结构图)（2）工作原理：采用的电荷按比例缩放的DAC中并没有清零开关，如果输出接到比较器那么电容在通断的过程中会自动放电清零，也就是说，输出端是一个封闭的区域的电荷量是不会变化的，产生的电压完全是外部因素产生的感应电压。
（3）参数设定：双向传输门中使用的PMOS和NMOS的所有参数均一样，宽长比为1：2，12组电容的电容值是依次按比例增加的，剩余的一个电容的电容值和12组电容中最小的一个相等，因为DAC的输出电压为0-2.5V，所以VREF可以连接到GND，VREF可以连接到VDD，调节VREF和VREF可以调节DAC 的输出范围和精度，比如，VREF加载1V，VREF加载2V，那么输出电压为1-3V。
（4）仿真网表：（5）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）（6）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）子模块4：其他子模块（如：MOS开关、两相不交叠时钟、运算放大器、偏置电路、逻辑门电路等等）（1）电路结构：MOS双向开关：（2）工作原理：当输入D是1时，经过反相器输出为0，此时PMOS管导通NMOS管截止，输出为IN。