集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法 集成电路设计流程及EDA工具1、正向设计与反向设计按功能和实现的先后顺序分1、正向设计与反向设计反向设计方法的应用领域越来越小✓功能的多样化和专门化✓集成度越来越高，十亿晶体管;保密措施✓光学显微镜受限:日本奥林巴斯:0.35um；德国徕卡:0.18um；日本尼康:0.25um；德国蔡司:0.13um,+UV共轭紫外线(14万$)✓反应离子蚀刻（RIE）机受限: Al互连，Cu互连 正向设计方法得到了越来越广泛的研究和应用✓关键技术是综合技术，主要依赖于包括高层次综合、逻辑综合、版图综合在内的各个层次的综合方法和工具的发展，而高层次综合是首要环节.2、自顶向下和自底向上设计从整体和局部的先后顺序上分Top-Down设计Top-Down流程在EDA工具支持下逐步成为IC 主要的设计方法✓从确定电路系统的设计指标开始✓将系统划分为各个功能模块，每个模块由更细化的行为描述表达✓自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能Top-Down设计关键技术系统级功能验证技术不必考虑电路的实现结构和实现方法，这是对付设计复杂性日益增加的重要技术需要开发系统级模型及建立模型库这些模型与实现工艺无关，仅用于系统级和RTL 级模拟Cadence的SPW：行为算法级设计工具Synopsys COSSAP：DSP & communication design environment，其中的通讯库、滤波器库等都是系统级模型库成功的例子目前存在的可能：缺少可综合的系统级库资源通过行为级综合工具把功能级描述转换成RTL级描述，速度最快可达到传统人工方式的20倍，但工具尚未实用化B ottom-Up自底向上(Bottom-Up)设计✓是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年代✓对于集成度低的ASIC设计是行之有效的，难以完成十万门以上的设计✓设计从结构级开始，到系统级才发现无法满足设计规范✓难以处理复杂IC的逻辑结构的详细细节,无法把握电路的总体结构和性能。
✓设计效率低、周期长，一次设计成功率低Top-Down与Bottom-Up相比优点成功率高：设计从行为到结构再到物理级，每一步都进行验证,提高了一次设计的成功率效率高：提高了设计效率，缩短了IC的开发周期，降低了产品的开发成本再利用率高：设计成功的电路或其中的模块可以放入以后的设计中,提高了设计的再使用率(Reuse)3、基于平台的设计方法ADD：Area DrivingDesign面积驱动设计TDD：Time DrivingDesign时序驱动的设计BBD：Block BasedDesignPBD：Platform BasedDesign，开发系列产品；它是一种基于IP、面向特定应用领域的SOC设计环境，可以在更短的时间内设计出满足需要的电路1.重要特征：•功能一结构的协同设计，始于功能模型或系统结构抽象模型；•不同于现在集成电路通常的设计方法:硬件开始于寄存器传输级，软件开始于C编译级.2.高层次系统级算法和结构设计工具；软件、硬件协同设计技集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例选择EDA设计工具的原则只用“sign-off”的工具–可靠、稳定–工业界普遍认可–FOUNDARY认可必须针对芯片的特点–根据芯片的不同设计要求（面积、速度、功耗），有重点地选用不同工具–根据芯片的不同类型（模拟、数字），采用不同的设计工具了解设计工具的能力–运行速度、设计规模等集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor:Synopsys–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例主要EDA VendorSynopsys：1.DC-Expert/DC-Ultra(Design Compiler的最高版本):根据设计描述和设计约束并针对特定的工艺库自动综合出一个优化的门级电路；⏹设计描述：接受多种输入格式，如硬件描述语言、原理图和EDIF网表等，并产生多种报告；⏹工艺库：得到了60多个半导体厂商、380到500个工艺库的支持；占据91%的市场份额；5、主要的EDA Vendor Synopsys ：2.DFT(DFT Compiler):扫描式可测性设计 将存储单元替换成扫描单元扫描单元工作模式：标准工作模式和测试模式两种工作模式Synopsys：3.自动版图设计工具(Astro):自动布局、布线设计环境；满足5千万门、时钟频率GHz、在0.10um及以下工艺；4.数字电路仿真器（VCS/VSS，Scirocco;Star-Hspice):⏹VCS:Verilog Coding Styles⏹Scirocco/VSS:VHDL System Simulator, Scirocco新版⏹支持千万门级的数字IC设计5.静态时序分析（Prime Time ):计算设计中每一条路径的延时并根据时序断言检查任何可能的冲突分析并解决复杂的时序问题，提高时序收敛的速度，不能进行功能验证可集成于逻辑综合和物理综合的流程（时序文件SPEF）Synopsys：6.形式验证Formality:等效性检查工具，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，如RTL和Synthesized netlist，P&R和synthesized netlist，以便在流程的每一阶段都能在门级维持完整的功能等效。
避免在整个设计周期中就不再需要耗时的门级功能仿真 Formality和PrimeTime结合，提高验证效率5、主要的EDA VendorSynopsys：7.模拟、数字和混合信号NanoSim(Star-SimXT)⏹几百万门的片上系统设计提供了较高的仿真能力。
⏹0.13微米或更小工艺下的设计⏹Star-SimXT瞬态电路仿真，能够处理超过500万电路元件的设计，与SPICE结果的误差小于5%，仿真速度快10 到1000倍。
Star-SimXT可以采用现有的Spice 模型⏹还可进行时序和功耗分析Synopsys：8.Star-RCXT进行非常准确和有效的三维寄生参数提取，提供延时计算以及噪声分析针对0.13微米以上, 5百万门/5小时内Star-RCXT是一个快速、精确的3-D寄生参数提取工具，与NanoSim电路仿真器无缝衔接提供了高速、高精度、灵活有效的后仿真和提取流程。
Synopsys：9.HerculesLVS（Layout Versus Schematic）；DRC（Design Rule Check）综合且强大的图形界面能迅速帮助设计者发现并处理设计错误能验证超过1000万门的ASIC和256MB的DRAM集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor: Cadence–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例主要的EDA VendorCadence：1.Virtuoso定制设计平台(L,XL,GXL)Virtuoso原理图编辑器Virtuoso布图套件Virtuoso模拟设计分析环境：谐波失真、增益压缩、振荡器相位噪声及混频器噪声系数等非线性分析2.逻辑仿真工具: Verilog-XL, NC-Verilog, NCSimNC-Verilog是Verilog-XL的升级版NCSim:VHDL与Verilog混合模拟的模拟器1.自动布局布线工具：SoC Encounter对Silicon Ensemble而言，最多可以做到0.18的工艺，到0.18工艺以上，必须使用Soc Encounter。
支持5000万门设计；集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor: Mentor–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例主要的EDA VendorMentor：Calibre：网表提取、RC参数提取、物理验证工具 ModelSim：功能仿真和测试集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例迭代性2与3可互换LVS/DRC1. 设计输入硬件描述语言2. 逻辑综合：网标读入，逻辑优化，映射–输入：硬件描述语言作为输入–功能：将寄存器传输层描述转化为逻辑层的结构描述以及将逻辑层的结构描述转化为电路的结构描述–输出：时序，面积，功耗，以便在做后端floorplan时参考。
2. 逻辑综合（续）时序约束：✓时钟网络及其结构✓输入输出端口的时序✓跨时钟域的路径，和需要多时钟处理的路径✓高扇出的信号3.系统划分:将电路分成大小合适的4.功能仿真5.自动布局布线Floorplanning:定义芯片的长宽；PAD或PIN的位置；芯片的时序要求；电源环ring的宽度；strape(把ring上的电流引入芯片的内部) 的长度和宽度等等。
Placement步骤中，包括三个小步骤：preplace, in_place, post_place,要注意的是在做这些步骤之前必须将placement的规则设定CTS步骤中，需要对设计的时钟分布有大体的了解，buffer tree的级数，时钟的skew，时钟之间的相位关系等在Routing步骤中，包括三个小步骤：global_routing, detail_routing, post_routing,要注意的是在做这些步骤之前必须将Routing的规则设定在DFM步骤中，主要是解决在制程中所遇到的一些问题，如fix antenna, add filler, slot wire, fill notch&gap, fill dummy等5.自动布局布线（续）输出文件⏹GDS2文件⏹用于STA后仿的网表、时序文件SPEF⏹用于LVS的网表6 LVS/DRC7 寄生参数提取:提取连线的电阻、电容8 版图后仿真:检查考虑连线后功能和时序是否正确集成电路设计方法与设计流程集成电路设计概述集成电路设计描述集成电路设计策略基于硬件描述语言的集成电路设计方法集成电路设计流程及EDA工具–选择EDA设计工具的原则–主要EDA Vendor–数字集成电路设计流程–EDA工具选择–基于HDL语言的集成电路设计方法实例设计输入–任何文本编辑工具–如：Ultraedit（IDM Computer Solutions公司）; vi（Linux文本编辑工具）–仿真器自带编辑器…计规范检查:LEDA（Synopsys）－增强了设计人员检查HDL代码的能力，包括可综合性，可仿真性、可测试性和可重用性RTL级功能仿真–Modelsim(Mentor)–VCS/VSS,Scirocco（Synopsys ）–Verilog-XL, NC-Verilog（Cadence)逻辑综合–Synopsys:Design Compiler;–DC-Expert/DC-Ultra198890 %ASIC设计师选用1年的license 83万RMB可测试性设计(DFT)和自动测试模式生成–Synopsys: DFT编译器（DFT Compiler），支持全扫描或不完全扫描设计，提供故障仿真和分析能力–Synopsys Tetra MAX：自动测试生成(ATPG) 与故障仿真静态时序分析–Synopsys: PrimeTime(数百万门的门级静态时序分析，时钟树网络上的串扰分析)Floorplanning/布局/布线–Synopsys:①Astro（5千万门、工艺为0.10um以下）②Apollo(支持数百万门级设计的, 0.18－0.35um)–Cadence: SoC Encounter–Magma: Blast Fusion形式验证工具:两个设计实现的功能是否一致, RTL-RTL，RTL-Gate、Gate –Gate–Formality（Synopsys）–Formality和PrimeTime结合，功能和时序均可以得到保证，提高验证效率参数提取Synopsys: Star-RC XT与NanoSim的无缝衔接,提供了高速、高精度、灵活有效的后仿真和提取流程。