（Entity Declaration）
ASIC Chapter 5 10
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown1 OF mux IS
Yes
BEGINin1 out1源自in2noIF sel=‘1’ THEN out1<=in1; ELSE out1<=in2 AFTER m; END twown1;
5.3 深亚微米ASIC设计要求
ASIC Chapter 5 2
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5.1 集成电路设计和制造过程
设计过程
• 制定规范(SPEC) • 系统设计(System Design) • 电路设计(Circuit Design) • 版图设计(Layout Design)
制造过程
• 制版 掩膜版制造(MASK) • 流片(Fab) 光刻,生长,扩散,掺杂, 金属化,蒸铝等产生Pn结,NPN结构 ,MOS 电阻,电容等 • 测试(Testing) 以Spec和Test Vector 为标准检测制造出的芯片 是否满足设计要求 • 封装(Packaging)
第五讲
ASIC设计方法详述
ASIC Chapter 5
1
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内容
5.1 集成电路设计和制造过程回顾 5.2 专用集成电路设计流程和方法
5.2.1 设计分类 5.2.2 设计描述（内容/层次） 5.2.3 设计流程（自底向上，由上至下） 5.2.4 设计策略 5.2.5 综合方式（行为/逻辑/物理） 5.2.6 设计验证（模拟/时序/物理）
AND2:S2=U2(Sb,in2); OR:out1=U3(s1,s2); END twown2;
sel
ASIC Chapter 5
-- 结构描述1
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown3 OF mux IS BEGIN
in1 out1 in2
硬件描述语言---VHDL
– VHDL设计描述由五种基本设计单元组成
• • • • • 设计实体说明(Entity declaration) 结构体(Architecture body) 配置说明(Configuration declaration) 集合元说明(Package declaration) 集合元(Package body)
• VHDL描述能力强，覆盖面广，可用于多种层次的电 路描述。 • VHDL的硬件描述与工艺技术无关，不会因工艺变化 而使描述无效。 • VHDL支持设计再利用(Reuse)方法，支持超大规模集 成电路设计的分解和组合。 • 可读性好，易于理解,国际标准,具备通用性。
ASIC Chapter 5
8
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• 5.2.1 设计分类 – 设计过程分
• 电路设计---前端设计 • 版图设计---后端设计
– 设计流程(方法)分
• 自底向上(Bottom Up) • 自顶向下(Top Down)
– 数字集成电路设计
• 行为方面 • 结构方面 • 物理方面
ASIC Chapter 5 6
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5.2 专用集成电路设计流程和方法
-- 结构体（Archetecture Body） -- 行为描述
ASIC Chapter 5
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown2 OF mux IS
in1 out1 in2
BEGIN NOT:Sb=U0(sel);
AND2:S1=U1(sel,in1);
NOT:Sb=U0(sel); NAND2:S1=U1(sel,in1); NAND2:S2=U2(Sb,in2); NAND:out1=U3(s1,s2); END twown3;
• 5.2.2设计描述 – 描述方面
• 行为描述 • 结构描述 • 物理描述
– 设计抽象的层次
• • • •
ASIC Chapter 5
系统算法级 寄存器传输级(RTL级) 逻辑级和电路级 最低层的晶体管级电路
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5.2.2 设计描述
• 5.2.2.1 硬件描述语言HDL (Hardware Description Language) – VHDL
System Design Synthesis Circiut Design Netlist Layout Design
Cell P&R Post Layout Simulation DRC ERC LVS
Test Vector
ASIC Chapter 5
GDSII
5
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5.2 专用集成电路设计流程和方法
È ½ ± Ï /· Ö Î ö â Ê ² Ô á ½ ¹ û Ï Ô Ê ¾ Í Í º ³ ¼ Æ
ASIC Chapter 5
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集成电路设计过程
Specification
Function DC Characteristics AC Characteristics Package Map ESD EMC Behavioral& Architectural RTL Level (VHDL,Verilog) Design Entry Function Simulation Timing Simulation Fualt Simulation
– MUX作为基本单元实例
ASIC Chapter 5
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硬件描述语言---VHDL
--- MUX in VHDL ENTITY mux IS
in1 in2 sel
out1
GENERIC (m:TIME:=2ns);
PORT (in1,in2,sel:IN BIT; out1:OUT BIT); END mux; -- 设计实体声明
---划片(Cutting) ---键合(Wire Bonding) ---包封(Packaging) ---形式： DIP,QFP,PLCC,PGA,BGA,FCPGA等
ASIC Chapter 5
3
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5.1 集成电路设计和制造过程
集成电路功能测试示意图
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