第３８卷第３期
２０１５年６月 电子器件
Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖ０１．３８ Ｎｏ．３
Ｊｕｎｅ ２０１５
Ｄｅｓｉｇｎ ｏｆ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ ｆｏｒ Ｈｉｇｈ Ｓｐｅｅｄ ＡＤＣ Ｂａｓｅｄ ｏｎ ＥＶ１０ＡＱ１９０ ａ
ＸＩＡｏ Ｈ旺ｎｂｏ
（Ｉｎｓｔｉｔｕｔｅ ｏｆＥｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｃｈｉｎａ Ａｃａｄｅｍｙ ｏｆＥｎｇｉｎｅｅｒｉｎｇ Ｐｈｙｓｉｃｓ，Ｍｉａｎｙａｎｇ Ｓｉｃｈｕａｎ ６２１９００，Ｃｌ￣ｉｎａ）
Ａｂｓｔｒａｃｔ：Ｂａｓｅｄ ｏｎ ｔｈｅ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＥＶ１０ＡＱ１９０．ａ ｄｅｓｉｇｎ ｓｃｈｅｍｅ ｆ０ｒ ｈｉｇｈ ｓｐｅｅｄ ＡＤＣ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ ｉｓ
ｐｒｅｓｅｎｔｅｄ．Ｆｉｒｓｔｌｙ。ｔｈｅ ｔｅｃｈｎｉｃａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＥＶ１０ＡＱ１９０ ａｒｅ ｂｒｉｅｆｌｙ ｉｎｔｒｏｄｕｃｅｄ．Ｓｅｃｏｎｄｌｙ。ＦＰＧＡ ＣＨＩＰＳＹＮＣ ａｎｄ
ｍｕｌｔｉ—ｃｈａｎｎｅｌ ｃａｌｉｂｒａｔｉｏｎ ａｒｅ ｅｍｐｈａｓｉｚｅｄ ａｓ ｔｗｏ ｋｅｙ ｔｅｃｈｎｏｌｏｇｉｃａｌ ｐｏｉｎｔｓ．Ｆｉｎａｌｌｙ，ｔｈｅ ｒｅｓｕｌｔｓ ｏｆ ｅｘｐｅｒｉｍｅｎｔｓ ａｎｄ ｈａｒｄ．
ｗａｒｅ ｄｅｂｕｇｇｉｎｇ ａｒｅ ｓｈｏｗｎ，ｗｈｉｃｈ ｈａｖｅ ｖｅｒｉｆｉｅｄ ｔｈａｔ ｔｈｉｓ ＡＤＣ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ ｃａｎ ｂｅ ｃａｐａｂｌｅ ｏｆ ｗｏｒｋｉｎｇ ｓｔａｂｌｙ ａｔ ａ
ｆｒｅｑｕｅｎｃｙ ｈｉｇｈｅｒ ｔｈａｎ ４ ＧＨｚ． ｎ１ｉｓ ｓｏｌｕｔｉｏｎ ｈａｓ ｂｅｅｎ ｕｔｉｌｉｚｅｄ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ｗｉｄｅ．ｂａｎｄｅｄ ｒａｄａｒ ｅｃｈｏ ｓｉｍｕｌａｔｏｒ．
Ｋｅｙ ｗｏｒｄｓ：ｈｉｇｈ ｓｐｅｅｄ ＡＤＣ；ＥＶ１０ＡＱ１９０；ＣＨＩＰＳＹＮＣ；ｍｕｌｔｉ—ｃｈａｎｎｅｌ ｃａｌｉｂｒａｔｉｏｎ；ＦＰＧＡ
ＥＥＡＣＣ：１２６５：１２９０Ｂ ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００５－９４９０．２０１５．Ｏ３．０１９
基于ＥＶ１０ＡＱ１９０的高速ＡＤＣ接口设计木
肖汉波
（中国工程物理研究院电子工程研究所，四川绵阳６２１９００）
摘 要：针对Ｅ２Ｖ公司的高速ＡＤＣ芯片ＥＶ１０ＡＱ１９０，提出了一种高速ＡＤＣ接口电路设计方案。首先简要介绍了高速ＡＤＣ
芯片ＥＶ１０ＡＱ１９０技术特点，然后重点叙述了影响高速ＡＤＣ接口电路性能的两大关键技术：ＦＰＧＡ片同步技术和多路ＡＤＣ校 正技术，最后给出了硬件调试及实验结果。实验结果表明，该高速ＡＤＣ接口电路采样率可稳定工作在４ＧＨｚ以上。这种方案
已成功应用到某宽带雷达回波模拟系统的设计中。
关键词：高速ＡＤＣ；ＥＶ１０ＡＱ１９０；片同步；多路校正；ＦＰＧＡ
中图分类号：ＴＮ７９＋２ 文献标识码：Ａ 文章编号：１００５—９４９０（２０１５）０３—０５６９—０７
随着电子通信行业的高速发展，越来越多的应
用都要求更高的速率和更大的带宽，高速模数转换
（ＡＤＣ）芯片的采样率已经从以前的ＭＨｚ级发展到
当前的ＧＨｚ级。伴随着信号采样率的不断提高，信
号偏斜（ＳＫＥＷ）、抖动和噪声都在吞噬着时序余量，
如何在高速系统中进行稳定、可靠的采样和数据变
换将面临极大的挑战。
高速ＡＤＣ电路设计一直是电子通信领域的研
究热点。文献［１］给出了一种基于ＦＰＧＡ片同步技
术的高速ＡＤＣ接口电路设计方法。文献［５］利用
Ｅ２Ｖ公司ＡＤＣ芯片ＥＶ８ＡＱ１６０实现了双通道２．５
Ｇｓａｍｐｌｅ／ｓ信号的采集。文献［６］介绍了利用ＦＰＧＡ
通过ＳＰＩ协议对ＡＤＣ芯片ＡＤＣ０８３０００进行配置的
方法，实现了３ Ｇｓａｍｐｌｅ／ｓ数据采样。文献［７—８］讲
述了如何利用ＦＰＧＡ来设计多通道高速ＡＤＣ采样
控制器。文献［９—１Ｏ］分别介绍了高速ＡＤＣ电路的
项目来源：“十二五”国防预研项目 收稿日期：２０１４－１２—１１ 修改日期：２０１５—０１－１０ 设计方法和ＰＣＢ设计要点。本文则利用Ｅ２Ｖ公司
ＡＤＣ芯片ＥＶ１０ＡＱ１９０实现了一种高速ＡＤＣ接口
电路，信号采样率高达４ Ｇｓａｍｐｌｅ／ｓ。
ＥＶ１０ＡＱ１９０是Ｅ２Ｖ公司的一款高速ＡＤＣ芯片，
具有１０ｂｉｔ分辨率，最高采样率可达５ＧＨｚ。在如此高
速的ＡＤＣ接口设计中，时钟和数据稳定的相位关系、
同步陛能的好坏将直接影响信号采集的质量，必须采
用源同步技术，保证采样时钟和数据严格同步、时序
关系稳定。此外，对于高速ＡＤＣ芯片ＥＶ１０ＡＱ１９０，内
部集成了多路ＡＤＣ，通过采用多通道ＡＤＣ交错采样
拼接技术来获得更高采集变换速率。因此，多个通道
ＡＤＣ输出幅度、相位、直流偏置是否一致将直接影响
采样拼接后的高速ＡＤＣ输出信号质量，高速ＡＤＣ接
口电路设计时必须对ＥＶ１０ＡＱ１９０芯片内部４路ＡＤＣ
进行幅相一致性校正。
本文提出了一种基于片同步（ＣＨＩ
ＰＳＹＮＣ）技术 ５７０ 电 子 器件 第３８卷
的高速ＡＤＣ接口电路设计方案，利用ＸＩＬＩＮＸ公司
Ｖｉｒｔｅｘ－６系列ＦＰＧＡ完成了高速ＡＤＣ接口设计，实
现了采样时钟和数据的动态相位调整，确保了高速
ＡＤＣ的稳定、可靠工作。同时，采用了多路校正技
术对芯片ＥＶ１０ＡＱ１９０内部４路ＡＤＣ的偏置
（Ｏｆｆｓｅｔ）、增益（Ｇａｉｎ）、相位（Ｐｈａｓｅ）进行校正，保证
多通道ＡＤＣ输出的幅相一致性，确保高速ＡＤＣ的
动态性能指标满足设计要求。
１ 高速ＡＤＣ器件ＥＶ１０ＡＱ１９０
ＥＶ１０ＡＱ１９０是Ｅ２Ｖ公司的一款低功耗、高性能
模数转换芯片，片内集成了４路１．２５ ＧＨｚ采样率、１０
ｂｉｔ分辨率ＡＤＣ，输出为ＬＶＤＳ标准电平，可以工作在
单通道、双通道、四通道３种模式，最高采样率可达５
ＧＨｚ。ＥＶ１０ＡＱ１９０内部集成了１：１和１：２的数据多
路分离器（ＤＭＵＸ）和ＬＶＤＳ输出缓冲器，可以降低输 出数据率，方便与多种类型的高速ＦＰＧＡ直接相连，
实现高速率的数据存储和处理。为了补偿由于器件
参数离散和传输路径差异所造成的采样数据误差，该
ＡＤＣ具有针对每路ＡＤＣ数据的增益、偏置、相位的控
制和校正。ＥＶＩＯＡＱ１９０提供测试和自检功能，方便
用户根据自己的习惯对ＡＤＣ是否正常工作进行测试
和对时序是否对齐进行调试。
ＥＶ１０ＡＱ１９０可以工作在３种模式下，分别是采
样率为１．２５ ＧＨｚ的四通道模式，采样率为２．５ ＧＨｚ
的双通道模式以及采样率为５ ＧＨｚ的单通道模式。
ＥＶ１０ＡＱ１９０的所有控制参数，包括通道选择、旁路
模式、编码格式、输出多路分离器、积分非线性校正、
偏置校正、增益校正、相位校正等，均可通过ＳＰＩ串
行控制端口对相应的控制寄存器进行设置。
本文中，ＥＶ１０ＡＱ１９０配置工作在单通道模式，
如图１所示。
ＡＡＩ，ＡＡＩＮ ｏｒ ＢＡＩ，ＢＡＩＮ ｏｒ ＣＡ／，ＣＡＩＮ ｏｒ ＤＡＩ，ＤＡＩＮ
图１ 单通道模式时钟驱动（模拟信号由ＡＡＩ／ＡＡＩＮ输入）
外部模拟信号通过一个射频转换器将单端信号
转换成差分信号，可选择Ａ、Ｂ、Ｃ、Ｄ任一通道输入，
输入信号在内部同其他３路ＡＤＣ连通，且４路ＡＤＣ
时钟均由同一外部时钟驱动，即４路ＡＤＣ共用时钟
电路。在单通道模式下，外部输入２．５ ＧＨｚ时钟，该
时钟会被２分频为１．２５ ＧＨｚ，以驱动内部采样时钟。
同相的１．２５ ＧＨｚ时钟驱动Ａ路ＡＤＣ，同时反相的
１．２５ ＧＨｚ时钟驱动Ｂ路ＡＤＣ，同相的１．２５ ＧＨｚ时钟
经过９Ｏ。延时后驱动Ｃ路ＡＤＣ，反相的１．２５ ＧＨｚ时
钟经过９０。延时后驱动Ｄ路ＡＤＣ，在此交错拼接模
式下将得到最高５ＧＨｚ的等效采样率。
２高速ＡＤＣ接口设计中的关键技术
２．１基于片同步技术的高速ＡＤＣ接口
片同步（ＣＨＩＰＳＹＮＣ）是ＸＩＬＩＮＸ公司命名的一
种同步技术，其本质是一种源同步技术，目的是为
ＦＰＧＡ提供一个高速的源同步数据总线接口。它是
ＸＩＬＩＮＸ公司在Ｖｉｒｔｅｘ－４及之后系列ＦＰＧＡ上采用
的一种技术，ＸＩＬＩＮＸ ＦＰＧＡ内部具有若干全局时钟 缓冲器（ＢＵＦＧ）和区域时钟缓冲器（ＢＵＦＲ），特别适
合做源同步接口。ＦＰＧＡ片内每个Ｉ／Ｏ管脚中集成
了一个６４阶的可编程调节信号延迟的延时模块
（ＩＯＤＥＬＡＹ），可精确控制信号延时实现采样时钟和
数据相位的动态调整，从而确定信号采集的最佳采
样点，实现高速ＡＤＣ接口的可靠、稳定工作。
图２为基于片同步技术的４ＧＨｚ采样高速ＡＤＣ
接口电路原理框图，主要包括高速ＡＤＣ和高性能
ＦＰＧＡ接口处理２部分。
模拟输入信号经过巴伦（ＢＡＬＵＮ）变压器完成
单端信号到差分信号的转换，然后输入到高速ＡＤＣ
芯片ＥＶ１０ＡＱ１９０的模拟输人端。利用ＸＩＬＩＮＸ公
司高性能Ｖｉｒｔｅｘ－６系列ＦＰＧＡ芯片ＸＣ６ＶＳＸ３１５Ｔ中
的４０对ＬＶＤＳ管脚接收来自ＥＶ１０ＡＱ１９０的４路１０
ｂｉｔ １ ０００ Ｍｂｉ￣ｓ的输出数据，并用４个ＬＶＤＳ专用
时钟输入通道接收４路ＡＤＣ输出的５００ＭＨｚ同步
采样时钟（ＤＤＲ输出，采样时钟为数据速率的一
半）。ＦＰＧＡ接收到的４路１ ０００ Ｍｂｉｔ／ｓ高速数据
后，经过内部１：
４串并转换模块（ＩＳＥＲＤＥＳ）后，变成 第３期 肖汉波：基于ＥＶ１０ＡＱ１９０的高速ＡＤＣ接口设计 ５７１
ＡＡＩ／ＡＡＩＮ ＡＬＤ０—９ 频变压器ｌ ＡＨＤ０－９ １０ ＢＡＩ／ＢＡＩＮ ＢＬＤ０—９ ，
ＣＡ ＡＩＮ Ｂ｝Ⅱ）Ｏ一９ １０ ＣＬＤ０－９ ，
ＤＡＩ／ＤＡＩＮ ＣＨＤ０—９ １０ 一 ＤＬＤ０－９ ， ＤＨＤ０－９ １０ — ＦＰＧＡ Ｖｉｒｔｅｘ－６ ＡＤＣＥＶ１０ＡＱ１９０ ＸＣ６ＶＳＸ３１５Ｔ
５００ＭＨｚ ＣＬＫ ＡＤ ｜ＣＤＲＮ ５００ＭＨｚ ＢＤ ℃ＤＲＮ ５００ＭＨｚ ＣＤ ＤＤＲＮ ５００ＭＨｚ ＤＤＲ／ＤＤＲＮ
ＳＰＩ
图２ ４．０ＧＨｚ采样高速ＡＤＣ接口电路原理框图
１６路并行ｌ０ ｂｉｔ数据，速度降为２５０ Ｍｂｉｔ／ｓ，便于
ＦＰＧＡ内部处理并和低速的外部存储器相连。
２．１．１高速ＡＤＣ
ＥＶ１０ＡＱ１９０工作在单通道模式下，模拟信号从
ＡＤＣ的Ａ通道输入，且ＤＭＵＸ＝１：１输出模式，此时
ＡＤＣ工作时序如图３所示。
图３中，芯片Ａ端口上的模拟输入将会在ＡＨＤ０￣
ＡＨＤ９、ＢＨＤ０～ＢＨＤ９、ＣＨＤ０～ＣＨＤ９和ＤＨＤ０～ＤＨＤ９
ＡＡＩＮ ｏｒ ＢＡＩＮ ｏｒ ＣＡＩＮ ｏｒ ＣＬＫ
Ｉｎｔｅｒｍａ１ Ｓａｍｐｌｉｎｇ ｃｌｏｃｋｓ
ＤＯ…Ｄ９
ＡＤＲ
ＢＤＲ
ＣＤＲ
ＤＤＲ 上以交错方式输出。本文中，信号采样率为４ ＧＨｚ，
输入芯片时钟频率为２ ＧＨｚ，内部４路ＡＤＣ采样时钟
为输人时钟频率的一半，即内部４路ＡＤＣ以１ ＧＨｚ
进行采样。ＡＤＣ变换数据以ＤＤＲ方式输出，输出
１ ０００ Ｍｂｉｔ／ｓ速率数据的同时输出５００ ＭＨｚ同步采样
时钟，输出数据位宽为４ｘ１０＝４０对ＬＶＤＳ信号。
２．１．２ ＡＤＣ与ＦＰＧＡ数据接口
本文采用了ＸＩＬＩＮＸ公司Ｖｉｒｔｅｘ－６系列ＦＰＧＡ
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图３ ＥＶ１０ＡＱ１９０单通道模式１：１
ＤＭＵＸ模式的工作时序