第六章组合逻辑电路一、概述1、组合逻辑电路的概念数字电路根据逻辑功能特点的不同分为:组合逻辑电路：指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。
时序逻辑电路：指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。
2、组合逻辑电路的特点逻辑功能特点：没有存储和记忆作用。
组成特点：由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。
3、组合逻辑电路的描述4、组合逻辑电路的分类按逻辑功能分为：编码器、译码器、加法器、数据选择器等；按照电路中不同基本元器件分为：COMS、TTL等类型；按照集成度不同分为：SSI、MSI、LSI、VLSI等。
二、组合逻辑电路的分析与设计方法1、分析方法根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能，其基本步骤为：a、根据给定逻辑图写出输出逻辑式，并进行必要的化简；b、列出函数的真值表；c、分析逻辑功能。
2、设计方法设计思路：分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。
基本步骤：分析设计要求并列出真值表→求最简输出逻辑式→画逻辑图。
首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值0 ，何时取值1) 。
然后分析输出变量和输入变量间的逻辑关系，列出真值表。
根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。
三、若干常用的组合逻辑电路 （一）、编码器把二进制码按一定规律编排，使每组代码具有特定的含义，称为编码。
具有编码功能的逻辑电路称为编码器。
n 位二进制代码有n 2种组合，可以表示n 2个信息；要表示N 个信息所需的二进制代码应满足n 2≥ N 。
1、普通编码器 （1）、二进制编码器将输入信号编成二进制代码的电路。
下面以3位二进制编码器为例分析普通编码器的工作原理。
3位二进制编码器的输入为70~I I 共8个输入信号，输出是3位二进制代码012Y Y Y ，因此该电路又称8线-3线编码器。
它有以下几个特征：a 、将70~I I 8个输入信号编成二进制代码。
b 、编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。
c 、设输入信号高电平有效。
由此可得3位二进制编码器的真值表如右图所示，那么由真值表可知：765476542I I I I I I I I Y =+++= 763276321I I I I I I I I Y =+++=753175310I I I I I I I I Y =+++=进而得到其逻辑电路图如下：（2）、二-十进制编码器将十进制数 0~9 编成二进制代码（BCD 码）的电路。
其输入端为90~I I 十个高、低电平信号，输出端是四位二进制码。
其工作原理与3位二进制编码器类似。
2、优先编码器允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。
（1）、3位二进制优先编码器设7I 的优先级别最高，6I 次之，依此类推，0I 最低.。
其真值表、逻辑表达式和逻辑电路图如下所示：⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧+++=+++=+++=+++=+++=+++=12463465671234567345675677024534567234567345676771456745675676772I I I I I I I I I I II I I I I I I I I I I I I I I Y I I I I I I I I I I I I I I I I I I I I I I Y I I I I I I I I I I I I I IY（2）、二-十进制优先编码器CT74LS147（二）译码器译码是编码的逆过程，它将输入二进制代码译成相应输出信号的电路。
1、二进制译码器（1）、3线-8线译码器CT74LS138 简介CT74LS138译码器的真值表和逻辑表达式如下所示：二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。
其输出端能提供输入变量的全部最小项。
（2）、二级制译码器的级联1=E 时，两个译码器都不工作，输出150~Y Y 都为高电平 1。
0=E 时，允许译码。
若03=A ，高位片不工作，低位片工作。
此时将0123A A A A 的0000~0111八个代码译成70~Y Y 这八个低电平信号，158~Y Y 均输出1；若13=A 时，低位片不工作，高位片工作。
此时将0123A A A A 的1000~1111八个代码译成158~Y Y 这八个低电平信号，70~Y Y 均输出1。
（3）、利用二进制译码器实现组合逻辑函数由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。
当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。
将BCD 码的十组代码译成0 ~ 9十个对应输出信号的电路，又称4线–10线译码器。
由功能表可以写出输出状态函数为：由函数式，可以方便地用与非门设计4 线-10线译码器的逻辑电路：1230012310123201233012340123501236012370123801239A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y A A A A Y ==========；；；；；将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。
下面是数码显示译码器的结构和功能示意：半导体数码显示器内部接法：共阳接法和共阴接法共阳接法数码显示器需要配用输出低电平有效的译码器；共阴接法数码显示器需要配用输出高电平有效的译码器。
七段显示译码器：4 线– 7 段译码器/驱动器CC14547的逻辑功能示意图和真值表（三）、数据选择器数据选择器的逻辑功能是从多个输入数据中按要求选择其中一个传送到输出端，也称为多路选择器(Multiplexer ，简称MUX)或多路开关。
数据选择器利用地址输入端01~A A n -的不同状态从01~D D m -共m 个数据中选择其中一个传送到输出端，且m 、n 的关系为n m 2=。
数据选择器有“2选1”、“4选1”、“8选1”、“16选1”等几种类型，他们的原理大致相同，下面仅介绍“4选1”和“8选1”两种类型的数据选择器。
1、“4选1”数据选择器下面是“4选1”数据选择器的真值表、逻辑表达式和逻辑电路图：2、“8选1”数据选择器CT74LS151“8选1”数据选择器CT74LS151的真值表和输出函数表达式（在0=ST 的情况下）130********A A D A A D A A D A A D Y +++=附加：数据分配器（Demultiplexer ，简称DMUX ）：根据地址码的要求，将一路数据分配到指定输出通道上去的电路。
下面是1路-4路数据分配器的真值表、逻辑表达式和电路图：（四）、加法器在数字系统中，二进制数之间的算术都是化做若干步加法运算进行的。
因此，加法器是构成算术运算器的基本单元。
1、一位加法器（1）、半加器（Half Adder ，简称HA ）：它只将两个1位二进制数相加，而不考虑低位来的进位。
（2）、全加器（Full Adder ，简称FA ）：能将本位的两个二进制数和邻低位来的进位数进行相加。
130******** A DA Y A DA Y A A D Y A A D Y ====2、多位加法器多位加法器是实现两个n位二进制数的想加。
根据进位方式的不同，有串行进位加法器和超前进位加法器之分。
（1）、串行进位加法器其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。
因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位，运算速度较慢。
如图是14+7=21，即二进制数1110+0111=10101的运算过程。
（2）、超前进位加法器其进位数直接由加数、被加数和最低位进位数形成，各位运算并行进行，运算速度快。
常用4位超前进位加法器有74LS83、74LS283等。
3、加法器的应用（1）、8421 BCD 码转换为余3码：BCD 码+0011=余3码（2）、二进制并行加法/减法器010=-C 时，B ⊕0=B ，电路执行A+B 运算；当110=-C 时，B B =⊕1，电路执行A-B=A+B 运算。
（五）、数值比较器Digital Comparator1、1位数值比较器将两个1位二进制数A 和B 进行比较，有三种可能，即B A >、B A =、B A <，分别用输出)(B A Y >、)(B A Y =、)(B A Y <表示比较结果。
假设与比较结果相符的输出为1，不符的输出为0，则可列出其真值表。
2、多位数值比较器比较原理：从最高位开始逐步向低位进行比较。
如图所示是集成4位数值比较器74LS85的逻辑框图。
其中0123A A A A 和0123B B B B 是待比较的两个4位二进制数。
B A <、B A =、B A >为扩展输入端，当两个4位以上的二进制数相比较时，供芯片之间连接使用。
74LS85的功能表：74LS85的逻辑电路图：。